Introduzione: Il bisogno di velocità nel controllo in tempo reale

Nei moderni sistemi di robotica e di automazione industriale, i sistemi di controllo in tempo reale si affidano a loop di feedback che si chiudono in microsecondi o anche nanosecondi. I sensori di posizione di misura, forza, coppia o corrente producono segnali analogici che devono essere digitalizzati con un minimo ritardo per evitare il degrado di stabilità o la perdita di prestazioni.

Gli ADC a bassa latenza non sono solo una convenienza; sono un requisito fondamentale per applicazioni come servo-drive diretto, interfacce aptiche, robot chirurgici e macchine pick-and-place ad alta velocità. Questo articolo esplora i principi di progettazione, trade-off e le tecnologie emergenti che consentono la latenza ADC nella gamma di decine di nanosecondi, mantenendo l'accuratezza e l'affidabilità necessarie per l'automazione di produzione.

Comprendere ADC a bassa risoluzione: cosa significa veramente il ritardo

La latenza ADC è il momento in cui un campione analogico viene catturato al momento in cui la sua rappresentazione digitale è disponibile al controller.

  • Ritardo di apertura (ta]):[] Il tempo tra il comando del campione e l'istante in cui il campione viene effettivamente preso.
  • Tempo di conversione (t]] conv[]):[] Il tempo necessario per quantificare un campione.
  • Ritardo di uscita pipeline o seriale:[ In ADC multistadio (ad esempio, pipeline ADCs) o quelli che utilizzano interfacce di uscita seriale (SPI, LVDS, JESD204B), latenza aggiuntiva deriva dall'allineamento dei dati, correzione degli errori e serializzazione.
  • Produzione digitale:[] Se l'ADC include il filtraggio digitale (ad esempio, filtri di decimazione in sigma-delta ADCs), che aggiunge la latenza proporzionale al rapporto di ordine e decimazione del filtro.

Nel controllo robotico, la latenza totale dal sensore all'attuatore spesso include l'ADC, il controller digitale (ad esempio, FPGA, microcontroller, o DSP), e la fase di alimentazione. Il contributo dell'ADC deve essere abbastanza piccolo che il ritardo del loop combinato non superi il margine di fase desiderato.

Considerazioni chiave per gli ADC a bassa efficienza

Tasso di campionamento vs. Latency Trade-off

Un più alto tasso di campionamento può ridurre il ritardo del gruppo introdotto dal controller digitale (perché l'algoritmo di controllo aggiorna più frequentemente), ma l'ADC stesso può avere un tempo di conversione che scala inversamente con velocità. Ad esempio, un registro di approssimazione successivo (SAR) ADC con un tasso di conversione 10 MSPS ha tipicamente un tempo di conversione di 100 ns (un ciclo), ma un 100 MSPS SAR potrebbe richiedere solo 10 ns.

Selezione di architettura ADC

Diverse architetture sono comunemente utilizzate nei disegni a bassa latenza:

  • ADCs: Il più veloce in termini di conversione (sub-nanosecondo), utilizzando una banca di comparatori. Tuttavia, sono limitati a basse risoluzioni (6-8 bit) e ad alto consumo di energia. Adatto per il rilevamento corrente in fusibili elettronici veloci o loop di controllo digitali in cui la gamma dinamica non è critica.
  • ADC SAR:[] Offrire un buon compromesso tra risoluzione (12-18 bit) e latenza (tens a centinaia di nanosecondi).
  • Pipeline ADCs:[] Conseguite alte portate (centri di MSPS) con una media ad alta risoluzione (10–16 bit) parallelizzando la conversione attraverso le fasi. Latenza può essere cicli di clock multipli (10–30 ns), ma la pipelining aggiunge un ritardo deterministico che può essere compensato nell'algoritmo di controllo.
  • Sigma-Delta (ΔΣ) ADCs: Conosciuto per alta risoluzione (fino a 24 bit) ma soffrono di latenza a causa di sovracampionamento e filtraggio decimazione (tipicamente microsecondi) che vengono utilizzati in applicazioni a bassa banda come il rilevamento della temperatura o della pressione, non il controllo del movimento in tempo reale.

Interfacce di trasferimento dati

L'interfaccia tra ADC e il controller è spesso il collo della bottiglia. Le interfacce parallele (ad esempio, CMOS parallelo o LVCMOS) forniscono la latenza più bassa perché i dati sono disponibili su ogni bordo dell'orologio, ma consumano molti pin I/O. Interfacce seriali come SPI usano meno pin ma incur ritardo di serializzazione; tuttavia, con SPI ad alta velocità (100 MHz +), la latenza aggiuntiva è solo una dozzina di secondo

Consumo di energia vs. Latency

Nei robot alimentati a batteria o negli ambienti termocontracciati, la potenza deve essere ridotta al minimo. Gli ADC ad alta velocità (flash, SAR ad alta velocità) possono consumare diverse centinaia di milliwatt. Tecniche come la scalatura dinamica della tensione, la gating dell'orologio, o l'utilizzo di un ADC a bassa velocità in parallelo con uno veloce per segnali critici possono aiutare.

Tecnologie che permettono prestazioni a bassa efficienza

Architetture SAR avanzate

Gli ADC SAR recenti di grandi fornitori incorporano la ridistribuzione della carica con array di condensatori non-binary e tempi asincroni che elimina la necessità di un orologio master ad alta velocità. Ad esempio, il Analog Devices AD7380 offre 4 MSPS per canale con una latenza di 210 ns (conversione totale più uscita seriale).

serializzazione ad alta velocità con JESD204B

L'interfaccia JESD204B è ampiamente adottata nell'acquisizione di dati ad alta velocità per radar e comunicazioni, ma è sempre più utilizzata in robotica per l'acquisizione sincronizzata multicanale. Utilizzando una singola coppia differenziale per corsia in esecuzione a velocità multi-Gbps, JESD204B riduce la complessità e la latenza del bordo.

Soluzioni integrate ADC + FPGA

Per eliminare completamente il ritardo I/O, alcuni FPGAs (ad esempio, Xilinx Zynq UltraScale+ RFSoC) integrano ADC ad alta velocità sullo stesso die con logica programmabile, permettendo così di elaborare il segnale campione nel tessuto con latenza aggiuntiva sub-nanoseconda.

Jitter orologio e sincronizzazione

Un basso livello di frequenza ADC è inutile se l'orologio di campionamento ha un eccesso di jitter, che degrada SNR a frequenze di input elevate. Ad esempio, ad una frequenza di ingresso di 1 MHz, 1 ps di RMS jitter riduce il SNR di circa 20 log(2π·f·t]j]])]) ≈ 52 dB, che possono essere insufficienti per le sorgenti di sincronizzazione ad alta velocità

Sfide di attuazione nei sistemi robotizzati reali

Rumore e Terreno

In ambienti a motore, gli alti dv/dt di IGBT o SiC MOSFETs possono accoppiarsi all'estremità anteriore analogica attraverso la capacità parassita. Ingressi differenziali e l'attenta disposizione analogica (separare i motivi analogici e digitali, regolatori PSRR elevati) sono critici. Molti ADC includono ora filtri digitali integrati (ad esempio, un semplice filtro a seconda della modalità SINC)

Arresto termico

In giunti robotici compatti, la gestione termica è difficile. Alcuni ADC includono sensori di temperatura interni o routine di calibrazione digitale che regolano i risultati di conversione sul volo. Tuttavia, la calibrazione con l'elaborazione digitale aggiunge la latenza; quindi, i progettisti spesso si affidano a compensazione analogica o valori di assetto programmabili a una volta.

Layout PCB per Segnali ad alta velocità

Gli ingressi analogici di tipo differenziale, gli orologi ad alta velocità e le linee di dati digitali sullo stesso PCB richiedono un controllo accurato dell'impedenza. I vincoli di temporizzazione stretti (ad esempio, 100 ps di skew tra dati e orologio) richiedono lunghezze di traccia corrispondenti.

Compensazione della latenza negli algoritmi di controllo

Anche con un ADC a bassa latenza, il controller può introdurre ritardo a causa del tempo di calcolo, cicli di aggiornamento PWM, o la comunicazione con altri nodi. Tecniche come i predittori Smith, filtri Kalman con ritardo di stato, o il controllo del modello interno può teoricamente compensare i ritardi noti, ma richiedono una conoscenza accurata della latenza del GPL. La natura deterministica dei moderni ADCs disdetta (tempo di conversione fisso, nessun trattamento di fase di incertezza di appropriata) semplifica il ciclo di controllo di appropriazione dei ciclistica dei dati di controllori.

Disegni futuri in progettazione ADC a bassa potenza per la robotica

Architetture ibride ed eterogenee

Combinando un SAR ADC ad alta risoluzione con un front-end rapido per la quantizzazione grossolana e un loop di correzione digitale può raggiungere sia la velocità elevata (sotto-10 ns) che la risoluzione a 14-16 bit. Questi disegni ibridi stanno emergendo in carte accademiche e chip personalizzati.

Imparare la macchina per l'ottimizzazione della latenza adattiva

L'integrazione di una rete neurale leggera o di moduli di apprendimento del rinforzo nell'ADC o nel controller può prevedere la frequenza di campionamento richiesta in base allo stato operativo del robot (ad esempio, l'alta accelerazione vs. stato costante). L'ADC può quindi passare dinamicamente tra una modalità a bassa latenza/alta potenza e una modalità di maggiore latenza/bassa, prolungando la durata della batteria senza sacrificare la reattività quando necessario.

ADC diretti a tempo

Invece di quantificare la tensione, gli ADC basati sul tempo convertono un segnale analogico in una larghezza di impulso o intervallo di tempo misurato con un contatore digitale (con riferimento alle linee di ritardo vernier) che possono raggiungere la latenza estremamente bassa (sotto 1 ns) perché la conversione è essenzialmente digitale dall'inizio.

ADC fotonici ottici e integrati

A lungo termine, gli ADC fotonici che utilizzano il campionamento ottico potrebbero offrire il jitter di apertura sub-picosecondo e la latenza quasi zero, ma attualmente sono confinati agli ambienti di laboratorio e alle applicazioni di telecomunicazioni ad alto costo.

Conclusioni

La progettazione di ADC a bassa latenza per il controllo in tempo reale della robotica e dell'automazione è una sfida multidisciplinare che tocca il design dei semiconduttori, il layout dei circuiti, la teoria del controllo e l'integrazione del sistema. La scelta dell'architettura ADC - SAR, pipeline, flash o ibrido - definisce la latenza della linea di base, mentre l'interfaccia e la gestione dei ritardi di potenza determinano come la latenza si traduce in prestazioni di livello di sistema.

La robotica si muove verso livelli di libertà più elevati, più rapidi e più sicuri, la domanda di ADC con una minore latenza e una maggiore risoluzione si intensificherà solo.Le innovazioni nelle architetture ibride, la scalabilità di potenza adattativa e la conversione di domini temporali promettono di spingere latenza ADC nel regime nanosecondo, consentendo una nuova generazione di sistemi di controllo che operano con precisione e reattività senza precedenti.