I codici a bassa densità di Parity-Check (LDPC) sono diventati un punto di riferimento della correzione degli errori moderna, fornendo prestazioni di prossimità attraverso un'ampia gamma di sistemi di comunicazione.

Questo articolo esplora le strategie chiave per l'ingegneria codici LDPC a basso consumo energetico che bilanciano le prestazioni di correzione degli errori con i rigorosi bilanci di potenza dei dispositivi alimentati a batteria.

La sfida energetica nella decodifica LDPC

Per apprezzare la necessità di un design efficiente dall'energia, è importante capire dove si consuma il potere nella decodifica LDPC. L'algoritmo standard di propagazione (BP), mentre ottimale, prevede il calcolo ripetuto degli aggiornamenti di nodo e di nodo variabile. Ogni iterazione richiede numerose operazioni di punto galleggiante, accessi di memoria e movimenti di dati.

I dispositivi alimentati a batteria affrontano diverse sfide distinte:

  • Bilancio energetico misto:[] Un tipico sensore IoT può avere una capacità energetica totale di alcune joule.
  • I vincoli di potenza della gente:[ Molti dispositivi hanno limiti di potenza di picco rigorosi. Un'esplosione di decodifica ad alta intensità di calcolo può drenare la batteria o addirittura superare la capacità di regolazione.
  • Idle vs. tradeoffs attivi:[ In molte applicazioni (ad esempio, reti di sensori wireless), il dispositivo è inattivo la maggior parte del tempo e solo occasionalmente trasmette o riceve i dati. Il circuito di decodifica deve "svegliare" rapidamente e finire prima che il dispositivo possa tornare a dormire.

Così, il design LDPC a basso consumo energetico deve mirare non solo all'energia totale per blocco decodificato, ma anche al profilo di potenza di punta e alla capacità di entrare rapidamente e uscire da stati a bassa potenza.

Principi chiave di progettazione per l'efficienza energetica

La sparsità come primo principio

La matrice di controllo di parità dovrebbe avere molto pochi per fila e colonna. Una matrice radiante riduce direttamente il numero di connessioni di controllo-nodo e variabile-nodo, riducendo il lavoro computazionale per iterazione.

Breve lunghezza del codice per applicazioni a bassa risoluzione

Mentre i codici LDPC lunghi (ad esempio, 64800 bit in DVB-S2) si avvicinano strettamente, richiedono una maggiore quantità di memoria e di elaborazione. Per i dispositivi alimentati a batteria che trasmettono pacchetti brevi (come letture dei sensori), i codici di lunghezza da 256 a 1024 bit sono spesso più pratici. I codici più brevi consentono buffer più piccoli, meno iterazioni per convergere e minore consumo di energia dinamica.

Codici strutturati vs. Strutturati

I codici LDPC non strutturati (di solito costruiti) possono ottenere prestazioni di quasi capacità, ma sono difficili da implementare in modo efficiente nell'hardware. Per l'efficienza energetica, quasi-cyclic LDPC (QC-LDPC) sono preferiti. La loro struttura circolante consente una rappresentazione compatta e decodifica parallela, riducendo l'accesso alla memoria e consentendo il routing a bassa-overhead moderno.

Tecniche di costruzione di matrice grossolana

Costruire una matrice di controllo paritario che sia rada e si esibisce bene sotto vincoli energetici richiede attenzione a diversi metodi di costruzione:

Crescita progressiva dell'orlo (PEG)

L'algoritmo PEG costruisce un grafico Tanner con una grande circonferenza (la lunghezza del ciclo più breve). La maggiore circonferenza riduce le correlazioni tra i messaggi, permettendo al decoder di convergere più velocemente e con meno iterazioni.

Protografie basate su disegni

I codici protografici partono da una piccola matrice "madre" che viene sollevata attraverso una permutazione circolare alla dimensione desiderata. Questo approccio produce codici strutturati con proprietà di grafico prevedibili. Selezionando con attenzione la distribuzione del grado del protografo - per esempio, emphasizing gradi-2 nodi variabili - i progettisti possono ridurre il numero di aggiornamenti del nodo di controllo e quindi ridurre il carico computazionale.

Densità di modellazione per l'energia

La ricerca recente ha esplorato "density shaping" dove la matrice di controllo di parità è progettata per avere una distribuzione non uniforme di quelli — più densa in alcune file e più rada in altri. Questo approccio può bilanciare il carico di lavoro attraverso cicli di decodifica, consentendo un'estrazione di potenza più costante ed evitare picchi che stressano la resistenza interna di una batteria.

Algoritmi di decodifica a bassa complessità

L'algoritmo di minimo consumo e le sue varianti rimangono la scelta più pratica per decoder con resistenza all'energia. Sostituendo le funzioni computazionalmente intensive tanh[] e atanh[]]] funzioni di BP con semplici confronti min, il consumo riduce la complessità aritmetica da un ordine di magnitudo.

Offset e Min-Sum normalizzato

Il puro intervallo di tempo di lavoro introduce un errore di approssimazione che può degradare le prestazioni. Il consumo di min-sum non viene interrotto da un piccolo messaggio di check-node, mentre il consumo di energia normalizzato si moltiplica per un fattore di scaling inferiore a uno. Entrambe le tecniche compensano parzialmente la sovrastima delle uscite di check-node, portando le prestazioni vicino a BP mantenendo bassa complessità.

Decodifica a strati

La disacco stratificato (noto anche come messaggio di scambio turbo) elabora sottoinsiemi di righe in sequenza, aggiornando progressivamente i messaggi a nodo variabile. Questo approccio converge in circa la metà del numero di iterazioni rispetto al programma di inondazione standard, riducendo sostanzialmente l'energia totale richiesta per blocco decodificato.

Tecniche di Terminazione precoce

Una strategia semplice ma efficace è quella di smettere di decodificare una volta che le equazioni di parità sono soddisfatte (o dopo un conteggio di iterazione massimo). Questo "controllo di sindrome" può essere eseguito alla fine di ogni iterazione con una minima sovraccarica.

Progettazione del codice hardware-ware

Il codice LDPC più efficiente dall'energia è inutile se l'hardware decoder non può sfruttare le sue proprietà.

Serial vs. decodifica parallela

I decoder paralleli raggiungono un'elevata produttività ma consumano grande potenza e area di picco, rendendoli inadatti per piccoli dispositivi alimentati a batteria. Architetture seriali o semi-paralleli[] riutilizzare gli elementi di elaborazione (PE) su più cicli, ridurre la corrente di picco e permettere lo scaling di tensione.

Ottimizzazione della memoria e del flusso di dati

Gli accessi alla memoria sono spesso il consumatore di energia dominante nei decodificatori digitali. Un codice ben progettato può ridurre la necessità di un grande storage: i codici più brevi con piccoli fattori di sollevamento richiedono meno voci nella memoria del messaggio. Inoltre, i programmi di aggiornamento in-place (dove i messaggi a nodo variabile sono sovrascritti in quanto vengono calcolati) evitano il doppio buffering.

Scala di tensione e frequenza

I moderni circuiti CMOS possono operare a bassa tensione di alimentazione quando la frequenza di clock è ridotta. Un decoder LDPC progettato per un codice specifico può avere la sua frequenza di clock ridimensionato quando la velocità di dati è bassa (comune nei sensori).

Approcci adattivi e ibridi

I dispositivi alimentati a batteria spesso funzionano in ambienti di canale dinamico. Un codice e decoder fissi possono essere inefficienti: troppo aggressivo quando il canale è buono, o insufficiente quando le condizioni peggiorano.

Decodifica multi-modifica

Un singolo decoder può supportare più codici o più programmi di decodifica, passando tra loro in base alla qualità del canale. Ad esempio, quando il canale è incontaminato, il decoder può utilizzare un minimo leggero con risoluzione precoce. Quando si verificano picchi di interferenza, può tornare ad un algoritmo BP più robusto (anche se a un costo energetico più elevato).

Tasso-Codici Compatibili

I codici LDPC compatibili con i tassi consentono una ridondanza incrementale senza ridisegnare il decoder. Punteggio dei bit o combinazione di matrici di controllo di parità multiple, la frequenza di codice efficace può variare. Un dispositivo può iniziare con un codice ad alta velocità (bassa ridondanza) che richiede energia minima per bit, quindi richiedere ulteriori bit di parità solo se la decodifica non riesce.

Decodifica analogica e mista

Un approccio promettente ma più speculativo è quello di implementare la decodifica LDPC in circuiti analogici o misti. I decodificatori analogici sfruttano la fisica naturale della somma e del confronto corrente, eseguendo le operazioni di check-node nel dominio continuo-tempo senza logica digitale orologio. I prototipi iniziali hanno dimostrato gli ordini di riduzione di magnitudine dell'energia per bit rispetto alle controparti digitali.

Gestione delle direzioni e integrazione dell'apprendimento delle macchine

L'intersezione del machine learning (ML) e del code design LDPC è una frontiera attiva. I modelli ML possono imparare il programma di decodifica ottimale per un dato codice e canale, potenzialmente riducendo l' iterazione conta oltre che euristica artigianale. Ad esempio, ] l'apprendimento di rinforzo significativo]]] può formare una politica che decide quando fermare il degrado reale di decodificarsi in base di informazioni di conversione del consumo parziale, adattando, si è stato significativo, adattando, l'adattamento di dati di cambiamento, l'adattamento di tempo reale, l'adattamento di tempo di cambiamento, l'adattamento di tempo di processo, l'adattamento di processo, l'azione di processo,

Un'altra direzione è l'uso di decoder basati sulla rete neurale che approssima l'algoritmo BP con un piccolo numero di strati trainabili. Tali decoder "learned" possono essere resi estremamente leggeri, utilizzando solo operazioni lineari e funzioni di attivazione, e possono essere implementati in aritmetica a punto fisso con bassa precisione.

Inoltre, l'aumento di edge AI[]] significa che i dispositivi alimentati a batteria hanno sempre più acceleratori neurali a bordo. La decodifica LDPC cooptimizzata con le attività di inferenza potrebbe condividere risorse hardware, ammortando il costo energetico.

Conclusioni

La progettazione di codici LDPC a basso consumo energetico per dispositivi alimentati a batteria non è una sola tecnica ma un problema di ottimizzazione multiforme che spazia alla costruzione di codici, alla selezione di algoritmi e all'implementazione di hardware. I progetti più efficaci iniziano con matrici semi-cicliche ultra-sparse, impiegano decodifica di consumo di energia compensata in un programma a strati, includono la risoluzione precoce, e sfruttano le capacità di adattamento o multi-modalità.

Mentre Internet of Things continua ad espandersi e i dispositivi si restringono alle scale sottomillimetriche, la domanda di correzione degli errori a bassa potenza si intensificherà solo. La comunità di ricerca risponde alle nuove famiglie di codici, agli algoritmi di decodifica nuovi e ai progetti di circuiti intelligenti che promettono di mantenere i dispositivi alimentati a batteria collegati senza sacrificare la durata della batteria.

Per ulteriori informazioni, vedere il classico sondaggio ]Richardson e Urbanke sui codici LDPC[], IEEE 5G standard per il codifica NR canale, e recente lavoro su ] decodifica energeticamente efficiente tramite l'apprendimento.