Come la tecnologia indossabile diventa sempre più popolare, la domanda di microprocessori ad alta efficienza energetica non è mai stata maggiore. Dai tracker di fitness e agli smartwatch ai monitor medici avanzati e agli occhiali di realtà aumentata, questi dispositivi si affidano a piccoli processori alimentati a batteria che devono bilanciare alte prestazioni con un minimo di potenza disegnare.

Questo articolo esplora i principi fondamentali dell'architettura CISC, i vincoli di potenza specifici dei dispositivi indossabili, e le tecniche avanzate di progettazione a bassa potenza che permettono ai moderni processori CISC di prosperare in ambienti ultra-bassi di potenza.

Comprensione dei microprocessori CISC

I microprocessori CISC (Complex Istruzioni Set Computer) sono progettati per eseguire istruzioni complesse utilizzando meno linee di codice di assemblaggio rispetto alle loro controparti RISC. Ogni istruzione può eseguire attività di basso livello come operazioni di memoria, calcoli aritmetici e flusso di controllo in un unico comando. Questo approccio riduce il numero di istruzioni per programma e semplifica il progetto del compilatore, ma aumenta la complessità delle unità di decodifica e esecuzione del processore.

Storicamente, le architetture CISC hanno dominato i mercati personali del computer e del server. La famiglia x86, sviluppata da Intel e AMD, è l'esempio più importante, offrendo decenni di compatibilità all'indietro e un vasto ecosistema di software. Tuttavia, l'efficienza energetica di tali progetti è stata una preoccupazione persistente. In un dispositivo indossabile, il processore deve fornire prestazioni sufficienti per le attività come la fusione dei dati del sensore, la comunicazione wireless e l'interfaccia utente che rende centinaia di funzionamento su una batteria che può essere piccolo come pochi ore.

Le caratteristiche chiave dei processori CISC che influiscono sul consumo energetico includono:

  • Unità di controllo microcodificate:[] Le istruzioni complesse sono suddivise in sequenze di microoperazioni, che richiedono ulteriori cicli di logica e di orologio.
  • Lunghezze di istruzioni variabili:[ I decodificatori devono gestire le istruzioni di diverse dimensioni, aumentando la complessità e l'energia per istruzioni decodulate.
  • Esecuzione del ciclo di massa:[ Molte istruzioni prendono più cicli di clock per completare, portando ad una maggiore potenza dinamica.
  • I grandi file di registro e cache:[ Per ridurre la latenza di accesso alla memoria, i processori CISC spesso integrano cache sizable, che consumano energia statica e dinamica.

Nonostante queste sfide, i recenti progressi nel design a bassa potenza hanno reso CISC un'opzione valida per applicazioni indossabili. Ad esempio, i processori Intel Quark e Atom, che si basano sull'architettura x86 CISC, sono stati implementati in sistemi incorporati a bassa potenza e indossabili.

Fattori di consumo di energia chiave in CISC Designs

Per progettare efficacemente i processori CISC ad alta efficienza energetica per gli indossabili, gli ingegneri devono comprendere le fonti primarie di dissipazione del potere, che possono essere classificate in potenza dinamica, potenza statica e potenza a cortocircuito.

Potenza dinamica

L'energia dinamica viene consumata quando i transistor si scambiano tra stati logici. È direttamente proporzionale alla tensione di funzionamento quadrata, alla frequenza dell'orologio e al fattore di attività (la frazione di cancelli che passano per ciclo di clock). Nei processori CISC, la complessità del percorso dati e la logica di controllo porta ad alti fattori di attività, soprattutto durante la decodifica delle istruzioni e l'esecuzione delle istruzioni microcodificate.

Potenza statica (Leakage)

La potenza statica, o la corrente di dispersione, scorre anche quando i transistor non sono commutatori. Diventa dominante a nodi di processo più piccoli (ad esempio, 28nm e sotto). In processori indossabili, che devono rimanere inattivo per lunghi periodi per salvare la batteria, la corrente di dispersione può scolarsi la batteria anche quando il dispositivo non è in uso.

Potenza a corto raggio

Durante il passaggio della potenza a corto circuito si verifica brevemente quando entrambe le reti pull-up e pull-down conducono simultaneamente. Mentre di solito una piccola frazione di potenza totale, può diventare significativo nei circuiti scarsamente progettati.

Nel contesto di dispositivi indossabili, il processore deve anche gestire la potenza da periferiche come sensori, radio wireless e display. Un approccio olistico sistema-on-chip (SoC), dove il nucleo CISC è integrato con acceleratori a bassa potenza e circuiti a sonno, è spesso adottato.

Sfide nelle applicazioni indossabili

I dispositivi indossabili pongono richieste uniche sul design del microprocessore. L'articolo originale ha elencato diverse sfide; ci espanderemo su ciascuno con un contesto più profondo e implicazioni pratiche.

Capacità della batteria limitata

Le batterie indossabili sono limitate per dimensioni e peso. Uno smartwatch ospita tipicamente una batteria di 200–500 mAh, mentre un fitness tracker può avere 50–200 mAh. Per un processore CISC in esecuzione a frequenze anche moderate (ad esempio, 200 MHz), il consumo energetico attivo deve essere mantenuto ben al di sotto dei 100 mW per raggiungere una giornata piena di funzionamento.

Necessità di lunghe ore operative

L'operazione continua include compiti di sfondo come il conteggio delle fasi, il monitoraggio della frequenza cardiaca e la comunicazione Bluetooth low-energy (BLE). Il nucleo CISC deve essere in grado di svegliarsi da stati di sonno profondo, eseguire calcoli periodici e tornare a dormire rapidamente. L'energia consumata durante le transizioni di modalità (wake-up e sleep overhead) può dominare il budget totale dell'energia se non minimizzato.

Constrati di miniaturizzazione

La dimensione fisica del SoC è limitata. Un'unità die più piccola riduce i costi e consente dispositivi più compatti, ma riduce anche la capacità di integrare grandi cache o core multipli. I progetti CISC, che spesso si basano su 32–64 KB di cache L1 e poche centinaia di KB di cache L2, devono essere implementati in una piccola impronta.

Mantenere le prestazioni del trattamento per l'analisi dei dati in tempo reale

I dispositivi indossabili devono elaborare i dati dei sensori in tempo reale per applicazioni come rilevamento di caduta, analisi ECG o riconoscimento vocale. Mentre un semplice microcontroller (ad esempio, ARM Cortex-M) potrebbe essere sufficiente per le attività di base, gli algoritmi più complessi beneficiano del più alto parallelismo di livello di istruzione e dell'insieme di istruzioni più ricco di un processore CISC. La sfida è quella di eseguire questi compiti senza superare il budget di alimentazione.

Tecniche di progettazione a basso contenuto di potenza per i processori CISC

Gli ingegneri hanno sviluppato una batteria di tecniche per ridurre il consumo di energia nei microprocessori CISC, mantenendo le prestazioni quando necessario. Queste tecniche abbracciano il circuito, la logica, la microarchitettura e i livelli di sistema.

Gating orologio e alimentazione

Il tempo di rotazione del vettore è una tecnica ben consolidata che disabilita il segnale dell'orologio a unità funzionali non utilizzate. Ad esempio, se l'unità di punto galleggiante (FPU) non è richiesto, il suo orologio può essere cancello, eliminando il consumo di energia dinamica nei registri della FPU e la logica.

Scala dinamica di tensione e frequenza (DVFS)

DVFS permette al processore di regolare la sua tensione di funzionamento e la frequenza di clock in tempo reale in base alle esigenze di carico di lavoro. Durante i compiti leggeri come la lettura di una notifica, la tensione e la frequenza possono essere abbassati al minimo (ad esempio, 0.6V a 50 MHz), riducendo drasticamente la potenza dinamica (dalla bilancia di potenza con V2f).

Ottimizzazione del set di istruzioni

Mentre la filosofia CISC è quella di fornire istruzioni complesse, molte di queste istruzioni sono raramente utilizzate nei carichi di lavoro indossabili. I progettisti possono creare un sottoinsieme del set di istruzioni che è ottimizzato per i tipici algoritmi di elaborazione dei sensori.

  • Macro-op fusion:[] Combinando più semplici istruzioni in un micro-op per migliorare l'efficienza delle tubazioni e ridurre il fetch e decodificare l'energia.
  • Acceleratori di Hardware per operazioni comuni:[ Ad esempio, un'istruzione personalizzata per il moltiplica-accumulato (MAC) utilizzato nel filtraggio può ridurre il numero di istruzioni eseguite.
  • Microcode patching:[] Rimozione di sequenze di microcodice ad alta potenza con più efficienti per compiti specifici.

Stimolando il set di istruzioni o l'implementazione per applicazioni indossabili, i progettisti possono ottenere risparmi energetici del 20-40% senza sacrificare le prestazioni.

Scala di processo e tensione

Il processo di elaborazione di Intel (ad esempio, da 28 nm a 7nm) riduce sia le variazioni di potenza dinamiche che quelle statiche a causa di una minore capacità e una ridotta tensione di alimentazione. Tuttavia, i nuovi nodi sono costosi e possono avere perdite superiori a tensioni inferiori.

Architetture multi-core eterogenee

La grande architettura.LITTLE (utilizzata da ARM, ma anche applicabile ai progetti CISC) alimenta il grande nucleo CISC quando non è necessario e gestisce le attività di sfondo sul nucleo poco. Per esempio, un'interfaccia indossabile potrebbe avere un nucleo RISC di piccola e bassa potenza per il rilevamento dei sensori e la gestione dello stack Bluetooth.

Ottimizzazione della gerarchia della memoria

L'accesso alla memoria è una fonte importante di consumo energetico, soprattutto se i dati vengono recuperati da DRAM off-chip. I processori CISC hanno in genere più livelli di cache. Per gli indossabili, una piccola cache L1 (16-32 KB) che opera a bassa tensione può essere utilizzata. Inoltre, l'utilizzo di tecniche di correzione degli errori (ECC) la memoria può ridurre la necessità di fasce di protezione della tensione, consentendo il funzionamento a bassa tensione.

Studi e esempi di casi

Diversi processori del mondo reale dimostrano come i principi CISC sono adattati per applicazioni IoT e indossabili a bassa potenza.

Intel Quark SoC

La famiglia Intel Quark, in particolare la serie D2000 e SE, è un processore CISC a 32 bit progettato per sistemi incorporati a bassa potenza. Include un singolo core, un canale di in-order, con gating orologio e una piccola cache. Il Quark D2000, ad esempio, utilizza fino a 1,5 mW in sonno profondo e circa 30mW in modalità attiva (a 32 MHz).

Serie G incorporata AMD

I processori G-Series di AMD integrano i core x86 CISC con la grafica Radeon su un singolo die, mirando a dispositivi incorporati a bassa potenza. Il GX-210JA, ad esempio, opera a 6W TDP. Mentre non è a bassa potenza come Quark, questi processori sono utilizzati in occhiali intelligenti e cuffie di realtà aumentata dove è necessario lo sviluppo della grafica.

Emulazione CISC basata su RISC-V

Interessatamente, alcuni ricercatori stanno esplorando modi per emulare i set di istruzioni CISC sui core RISC-V per ottenere una migliore efficienza energetica. Con l'implementazione di uno strato traduttore che converte le istruzioni x86 in micro-operazioni RISC-V, possono sfruttare l'efficienza energetica dei core RISC-V moderni mantenendo la compatibilità del software. Questo approccio rappresenta un ibrido tra CISC e RISC, combinando il meglio di entrambi i mondi per applicazioni indossabili.

Tecnologie emergenti e direzioni future

Il futuro dei processori CISC ad efficienza energetica per i wearables è plasmato da continui progressi nei materiali, nel design dei circuiti e nell'architettura.

Tensione di prossimità (NTV) Operazione

NTV promette di tagliare la potenza dinamica da un ordine di grandezza, ma introduce sfide con prestazioni e variabilità. La ricerca in biasing corpo adattativo e architetture di errore-risilienti sta aiutando a mitigare questi problemi.Per i wearables, i core NTV CISC potrebbero operare a sub-100 MHz con bilanci di potenza sotto pochi milliwatts mentre ancora eseguire lavori utili.

Integrazione della memoria non volatile

I nuovi ricordi non volatili come MRAM (Magnetoresistive RAM) e RRAM (Resistive RAM) possono essere utilizzati come cache veloci, a bassa potenza o gratta estraibile. Essi conservano i dati quando viene rimosso il potere, eliminando la necessità di aggiornare la memoria o ricaricare dal flash. In un processore CISC, una cache L2 basata su MRAM potrebbe drasticamente ridurre la potenza di perdita.

Controllo di tensione e orologio adattivo

I processori futuri incorporano sensori on-chip (temperatura, dinamometrica di tensione, processo) per regolare in tempo reale la frequenza dell'orologio e la tensione di alimentazione. Questo controllo adattativo consente al design di operare più vicino al punto di energia minimo attraverso una vasta gamma di condizioni.

Accelerazione del dominio-Specifico

Invece di affidarsi esclusivamente al nucleo CISC per tutti i calcoli, i wearables integreranno gli acceleratori specializzati per attività come l'inferenza della rete neurale, la fusione dei sensori e le operazioni crittografiche. Questi acceleratori possono essere implementati come motori microcodi personalizzati o come co-processori di estensione strettamente accoppiati.

Conclusioni

La progettazione di microprocessori CISC ad alta efficienza energetica per la tecnologia indossabile è un obiettivo complesso ma realizzabile. Combinando le tecniche tradizionali di gestione della potenza, gating a ore, gating di potenza, DVFS, con innovazioni architettoniche come i disegni multi-core eterogenei, l'ottimizzazione dei set di istruzioni e il funzionamento di prossimità, gli ingegneri possono creare processori CISC che forniscono le prestazioni necessarie per le esperienze ricche esperibili, rispettando i budget di energia ristretti.

Il successo continuo della tecnologia indossabile si snoderà sulla capacità di confezionare un calcolo sempre più sofisticato in buste di potenza sempre più piccole. I microprocessori CISC, con la loro lunga storia di innovazione e supporto software ampio, sono in grado di svolgere un ruolo vitale in questo futuro, finché i progettisti rimangono impegnati a principi a basso consumo energetico.