Progettazione di sistemi su chip (soc) basati su Cisc per dispositivi mobili

Memoria Gerarchia e Ottimizzazione della larghezza di banda

Le complesse modalità di indirizzamento di CISC sottolineano il sottosistema cache e memoria. I SoC mobili impiegano gerarchie di cache multilivello (L1/L2/L3) con buffer di prefetching e di scrittura aggressivi. L'interconnessione on-chip deve gestire la larghezza di banda elevata sia dalla CPU che dalla GPU integrata (spesso una CISC SoC include una potente GPU).

Integrazione degli acceleratori specializzati

Un moderno SoC mobile basato su CISC integra numerosi blocchi fissi accanto ai core della CPU: processori di segnale immagine (ISP), unità di elaborazione neurale (NPU), DSP audio e coprocessori di sicurezza. Questi acceleratori gestiscono attività specializzate più efficacemente dei core x86 generali. L'unità di gestione della potenza di SoC (PMU) deve orchestrare la loro attività e gating di clock per prevenire perdite di liquidi.

Sfide di progettazione per CISC Mobile SoCs

Nonostante i vantaggi, i SoC mobili basati su CISC affrontano diversi ostacoli significativi.

Maggiore complessità progettuale e area Silicon

Il decoder di istruzioni x86 e il sequencer di microcodice occupano una superficie di stampo sostanziale, in genere 15-25% della zona centrale. I SoC mobili hanno budget rigorosi (spesso <100 mm2 per l'intero diametro). I processi avanzati di FinFET aiutano a ridurre la dimensione della caratteristica, ma la complessità intrinseca della densità di decodifica CISC rispetto ai core RISC di prestazioni equivalenti.

Limitazioni di velocità dell'orologio

I modelli RISC possono spesso dilagare a frequenze più elevate a causa di una logica più semplice. I dispositivi mobili CISC SoC funzionano in genere a frequenze di picco di 2,5-3,0 GHz, mentre i processori mobili RISC di fascia alta (ad esempio, le serie M di Apple) possono superare i 3,5 GHz nei core di prestazione mantenendo l'efficienza.

Gestione termica e prestazioni sostenibili

I core CISC, anche se ottimizzati, tendono ad avere una potenza dinamica di picco superiore rispetto ai nuclei RISC equivalenti, che richiedono un ottimizzazione aggressivo, che può ridurre le prestazioni dei carichi di lavoro irrompenti. I progettisti compensano le configurazioni eterogenee, mescolando uno o due core CISC ad alte prestazioni con diverse architetture di dimensioni ridotte a basso consumo energetico (big.LITT).

Software Fragmentazione e Sovratensione dell'Emulazione

Anche se la compatibilità x86 è un vantaggio, l'ecosistema del software mobile (Android, iOS) è fortemente ottimizzato per ARM RISC. Eseguire applicazioni Android progettato per ARM su un x86 mobile SoC richiede traduzione binaria, che incorre le prestazioni e le sanzioni di potenza. Progetti come Intel Houdini (ora deprecato) tentato di mitigare questo, ma la testata (10-30% più lento) rimane una barriera all'adozione diffusa.

Rivolgersi a Potenza e Performance attraverso tecniche avanzate

Gli ingegneri hanno sviluppato un kit di strumenti di metodi per rendere CISC competitivo in mobile.

Processi di fabbricazione avanzati

I nuovi nodi FinFET (7nm, 5nm, 3nm) riducono la perdita e la potenza dinamica. I processi Intel 10nm e 7nm consentono ai transistori più piccoli che si muovono più velocemente con una minore tensione, beneficiando direttamente dei CISC SoC. La transizione verso i dispositivi di gate-all-around (GAA) nell'era 2nm migliorerà ulteriormente l'efficienza.

Scala dinamica di tensione e frequenza (DVFS)

I moderni sistemi mobili SoC implementano DVFS con centinaia di punti di tensione e frequenza per nucleo. Il PMU utilizza contatori di prestazioni, sensori termici e previsioni di carico di lavoro per regolare la tensione in microsecondi.

Gattura di energia e orologio

La pervasiva accensione si spegne inutilizzata SRAM arrays, unità di esecuzione e anche interi core quando si è inattivo. Il gating dell'orologio impedisce di sfogare le infradito in logica inattiva. Queste tecniche sono particolarmente importanti per i core CISC, che hanno ROM microcodice più grandi e decodificano la logica che altrimenti perde continuamente.

Eterogeneo Computing e Task Migration

L'accoppiamento dei core delle prestazioni CISC con core di efficienza più piccoli (come nel lago Alder di Intel e nelle architetture ibride successive) consente al SoC di migrare le attività di sfondo ai piccoli core, risparmiare energia. L'organizzatore del sistema operativo deve essere consapevole dei tipi di core per assegnare correttamente i thread.

Ottimizzazione dei set di istruzioni

Miglioramenti a livello di microarchitettura, come macro-fusione, micro-fusione e porte di esecuzione più ampie, permettono ai processori CISC di eseguire più istruzioni per ciclo (IPC) pur rimanendo a consumo energetico. L'introduzione di AVX-512[[]] (e la sua variante VNNI) consente l'inferenza AI vettorizzata, che può essere più efficiente dall'energia di un NPU dedicato per determinati carichi di lavoro.

Real-World implementazioni di CISC Mobile SoCs

Serie Intel Atom e Core M

La famiglia Intel Atom (Silvermont, Goldmont, Tremont) e la serie Core M Y sono progettati specificamente per dispositivi mobili a bassa potenza come tablet, 2 in-1 e laptop sottili. Questi SoC integrano i core x86 con Intel HD Graphics, un controller di memoria e le interfacce I/O su un unico stampo.

AMD Ryzen Embedded e Mobile APUs

La microarchitettura “Zen” di AMD, utilizzata nei processori Ryzen Mobile, è un moderno design CISC che combina potenti core x86 con grafica Radeon ad alte prestazioni. Il nucleo Zen 4C (Phoenix) raggiunge una notevole efficienza energetica attraverso il confezionamento di chiplet e la fabbricazione di 4nm. Queste APU sono trovate nei computer portatili premium e hanno iniziato a comparire in Steam console di gioco manuale.