Strategie per la riduzione del consumo di energia nei moduli di ricezione ottici

I moduli riceventi ottici sono blocchi fondamentali di costruzione nei moderni sistemi di comunicazione fibra ottica, convertendo i segnali luminosi in entrata in flussi di dati elettrici. Poiché la velocità della rete aumenta e dispiega le scale dai data center alle reti metropolitane e a lungo raggio, la potenza consumata da questi ricevitori diventa un fattore critico nell'efficienza energetica del sistema generale e nei costi operativi.

Comprendere il consumo di energia in moduli riceventi ottici

Un tipico modulo ricevitore ottico consiste in un fotodetector (PIN photodiode o fotodiode avalanche), un amplificatore di transimpedenza (TIA), un amplificatore di limitazione o equalizzatore, un circuito di recupero di clock e dati (CDR), e vari blocchi di supporto come generazione di bias, monitoraggio della temperatura e logica di controllo.

Il fotodetector consuma in sé una potenza minima ma la tensione di polarizzazione necessaria per i fotodiodi delle valanghe (APD) può aggiungere la sovraccarico nel circuito di generazione dei bias. Il TIA è tipicamente il più grande singolo consumatore, in quanto deve fornire un elevato guadagno su una larghezza di banda larga mentre soddisfa i target di rumore e linearità.

I fattori che influenzano fortemente il consumo di energia includono:

  • Data rate[[]: i tassi di baud più elevati richiedono circuiti di larghezza di banda più ampi, che generalmente consumano più potenza a causa di una maggiore trasconenza transistor e di una maggiore carica parassita.
  • Requisiti di sensibilità[[]: raggiungere la sensibilità del ricevitore inferiore richiede spesso un aumento più elevato e un rumore più basso, che può aumentare le correnti di polarizzazione.
  • Conteggio canali[[]: ricevitori multi-lane (ad esempio, 8×100G) moltiplicano la potenza per-canale linearmente.
  • L'intervallo di temperatura[[]: i moduli progettati per gli intervalli di temperatura più ampi (ad esempio, -40°C a +85°C) possono includere il compensazione della temperatura di potenza-umidità.
  • Formati di modulazione avanzata[: ricevitori coerenti utilizzando DP-16QAM o ordini superiori richiedono più complessi DSP e maggiore potenza oscillatore locale.

Comprendere questi trade-off è il primo passo nella selezione e nell'attuazione di efficaci tecniche di riduzione del potere.

Domini di potenza chiave nel ricevitore ottico

Per ridurre efficacemente i target, gli ingegneri devono identificare i consumatori di potenza dominante. Il front-end TIA consuma tipicamente il 30-50% della potenza analogica front-end. Il CDR e tutti i blocchi di equalizzazione possono contare per un altro 20-30%, a seconda dell'architettura.

Strategia 1: Selezione dei componenti a bassa potenza e tecnologie avanzate di processo

Il modo più diretto per ridurre il consumo energetico è quello di utilizzare componenti progettati per il funzionamento a bassa potenza. I moderni fotodiodi, TIA e chip CDR sono disponibili in processi avanzati di semiconduttore (ad esempio, SiGe BiCMOS, 28nm CMOS, 7nm FinFET) che offrono una maggiore velocità a tensioni di alimentazione inferiori e capacità parassitarie ridotte.

I fornitori di componenti spesso forniscono più modalità di potenza o impostazioni programmabili. Ad esempio, molti TIA consentono la regolazione di guadagno, larghezza di banda e l'oscillazione di uscita tramite resistenze esterne o I[]2]C registri. Configurando il TIA per la larghezza di banda minima necessaria (ad esempio, basta passare il segnale con accettabile inter-simbolo di tensione) e la distanza di corto

I nodi di fabbricazione avanzati permettono anche l'integrazione di molteplici funzioni (TIA, limitando l'amplificatore, CDR) in un unico chip, eliminando le interfacce inter-chip ad alta potenza e riducendo la capacità di carico parassita. Tale integrazione sta diventando comune in 400G e 800G transceivers, dove i moduli multi-chip (MCMs) o i fotonici in silicio co-confezionati con l'elettronica CMOS offrono vantaggi significativi di potenza e impronta.

Esempio di caso: Combinazioni PIN/TIA a bassa tensione

Le tendenze industriali verso i binari di alimentazione 1.0 V e anche 0.8 V per i ricevitori ad alta velocità sono state abilitate da FinFET e dalle tecnologie avanzate di SiGe HBT. Un TIA 1.0 V può raggiungere prestazioni simili di banda e rumore come una versione tradizionale di 3.3 V mentre disegna meno della metà del potere. Combinato con un basso profilo di capacità PIN (ad esempio, 50 fF invece di 150 fF), il ricevitore generale può ridurre

Strategia 2: Gestione dinamica del potere e Biasing adattivo

Nelle reti del data center, l'utilizzo della linea può variare ampiamente e molte connessioni sono inattivo o leggermente caricate per periodi significativi. La gestione dinamica della potenza sfrutta questi periodi di inattività riducendo o spegnendo il potere a determinati blocchi di ricevitore.

  • Modalità di blocco ⁇ /strong>: Il ricevitore può essere posizionato in uno stato di bassa potenza quando non è presente alcun segnale ottico. I circuiti di sveglia monitorano i livelli di potenza ricevuti e riattivano il funzionamento completo entro un tempo di blocco specificato (ad esempio, < 1 μs). Questo è particolarmente utile nei sistemi di scatto-modi e nei collegamenti Ethernet ad alta efficienza energetica.
  • L'adattabilità del biasing del TIA: La corrente di bias del TIA può essere ridotta quando il segnale di ingresso è forte (ad esempio, a breve distanza o a bassa attenuazione). Un rilevatore di potenza on-chip misura la potenza ottica ricevuta (ROP) e regola la corrente di quiescenza del TIA e guadagna di conseguenza.
  • Gating dell'orologio dinamico[[]: I blocchi CDR e DSP possono usare il gating dell'orologio per disabilitare gli orologi per le corsie inattive o gli elementi di elaborazione non utilizzati.
  • Generazione di bias intelligente[[]: Le tensioni di bias per APD possono essere regolate in base alla temperatura e all'età utilizzando microcontrollori a bassa potenza, evitando i pregiudizi fissi dei casi peggiori che consumano energia supplementare sul convertitore di bias.

Il lavoro di rientro nel campo degli interconnessi ottici[[]] ha dimostrato sistemi di gestione dinamica della potenza che riducono la potenza totale del ricevitore fino al 40% sotto i tipici modelli di traffico data center senza incidere sulla perdita o sulla latenza dei pacchetti. Questi schemi sono più efficaci quando combinati con la gestione dell'energia a livello di collegamento (ad esempio, IEEE 802.3az Energy-Ethernet efficiente).

Considerazioni di attuazione per il Biasing Adaptive

Il risparmio energetico deve superare la testa del monitor di potenza e della logica di controllo. Per i moderni TIAs in CMOS fine linea, il monitor e il controllo digitale possono essere integrati con chip di troppo basso (± 1 mW per corsia). La sfida chiave è mantenere la stabilità del ciclo e garantire che i transienti durante i cambiamenti di polarizzazione non causano errori di adattamento.

Strategia 3: Ottimizzazione del trattamento dei segni

I blocchi di elaborazione dei segnali nel ricevitore, in particolare la equalizzazione, la compensazione della dispersione, i rilevatori di fase CDR e la decodifica FEC, consumano una significativa frazione di potenza totale in ricetrasmettitori ad alta velocità.

Architettura semplificata di equalizzazione

La scelta di un ricevitore con solo uguale avanzamento (FFE) e nessun equalizzatore di decisione-feedback (DFE) può fermare il potere DSP. Allo stesso modo, la sostituzione di un FFE a lungo raggio con un equalizzatore lineare a tempo semplice (CTLE) riduce i requisiti di risoluzione ADC.

Risparmio di energia di recupero di tempo e dati

I circuiti CDR basati su loop bloccati in fase (PLL) possono consumare 10-30 mW per corsia a 112 Gbaud. Le architetture più recenti utilizzando circuiti di rilevamento di fase integrati nella fase di uscita TIA (cosiddetti CDR a baud) eliminano i divisori di frequenza separati e i blocchi di carica-pump, riducendo la potenza fino al 25%.

ADC a bassa risoluzione per ricevitori coerenti

I ricevitori coerenti usano tradizionalmente ADC da 6 a 8 bit a velocità di campionamento estremamente elevate (ad esempio, 128 GSa/s), consumando diversi watt. La ricerca emergente mostra che per alcuni formati di modulazione e distanze di collegamento, ADC a 4 bit con quantizzazione non lineare può ottenere prestazioni sufficienti, riducendo l'alimentazione ADC di quasi la metà.

Strategia 4: Miglioramento della progettazione e dell'ottimizzazione dei layout

Anche con componenti avanzati e gestione dinamica, il design fisico del modulo ricevente influisce sulla dissipazione di potenza attraverso perdite parassitarie, corrispondenza di impedenza e effetti termici.

Minimizzante capacità parassita e resistenza

L'induttanza del filo di legame e la capacità di pad possono causare la perdita di potenza e ridurre la larghezza di banda. L'assemblaggio del Flip-chip o i fotonici del silicio con l'integrazione monolitica elimina i fili di legame, riducendo la capacità parassita del 50% o più. La capacità di ingresso inferiore consente al TIA di operare a basso guadagno-bandlarghezza prodotto, riducendo così la potenza di trasmissione ridotta per la stessa banda.

Gestione termica e densità di energia

Il calore generato dal ricevitore deve essere dissipato efficacemente per evitare il degrado delle prestazioni e problemi di affidabilità. Le temperature più elevate causano l'aumento delle correnti di dispersione nei circuiti CMOS, l'aumento della potenza statica.

Ottimizzazione della tensione di alimentazione e regolazione on-Chip

Molti chip riceventi richiedono tensioni di alimentazione multiple (1.0 V, 1.8 V, 3.3 V). Utilizzando regolatori integrati a bassa goccia (LDO) che generano la tensione di nucleo da un ingresso più alto può introdurre sanzioni di efficienza (efficienza LDO tipica = ~80%).

Strategia 5: Integrazione e Architettura System-Level

Oltre al ricevitore stesso, l'architettura del sistema generale influenza il consumo di energia. ottica co-confezionata (CPO) e ottica quasi imballata (NPO) integrano il ricevitore ottico vicino all'interruttore ASIC, riducendo notevolmente la potenza necessaria per la trasmissione del segnale elettrico attraverso il PCB.

Inoltre, la scelta di un formato di modulazione con un rapporto di potenza inferiore di picco-media (PAPR) riduce la linearità richiesta nella catena del ricevitore, consentendo il funzionamento a correnti di bias inferiori. Ad esempio, utilizzando PAM4 invece di DP-16QAM per collegamenti di breve raggio semplifica il ricevitore front-end e DSP, riducendo la potenza quasi a metà.

Condivisione di potenza multi-canale

Nei ricevitori multicanale, molte funzioni possono essere condivise tra le corsie: generazione bias, sensore di temperatura, microcontrollore di controllo e anche parte dell'orologio di riferimento CDR. Condivisione di queste risorse riduce la potenza per canale.

Tendenze future nella riduzione del potere

L'unità verso i tassi di dati più elevati (1.6T, 3.2T per porto) intensifica la necessità di ricevitori efficienti dal punto di vista energetico.

  • ] Integrazione fotonica[: L'integrazione monolitica di fotodiodi, modulatori e elettronica CMOS su una singola fotonica in silicio o piattaforma fosforo indio elimina interconnessioni off-chip e riduce le perdite parassitarie. I ricercatori hanno dimostrato ricevitori coerenti con potenza totale inferiore a 1 W per 100 Gbaud tramite PIC avanzati.
  • L'apprendimento della macchina per la gestione dell'alimentazione adattativa[[: Gli algoritmi che prevedono i modelli di traffico e regolano le biasi dei ricevitori, gli equalizzatori e il recupero dell'orologio in tempo reale possono raggiungere un consumo ottimale di energia senza sacrificare il margine del collegamento. I primi prototipi mostrano un risparmio supplementare del 15-20% rispetto al biasing adattivo euristico.
  • Quantum dot photodiodes[[]: I rilevatori basati su punti quantistici promettono una maggiore reattività a tensioni di polarizzazione inferiori, riducendo la potenza necessaria per la TIA. Combinata con il funzionamento zero-bias (nessuna tensione applicata al fotodiodo), i futuri ricevitori possono eliminare completamente il blocco di generazione di bias.
  • Modulazione non lineare-tollerante[[]: Moduli che sono intrinsecamente resilienti alla distorsione, come la modellazione geometrica o la modellazione probabilistica della costellazione, permettono al ricevitore di operare a un rapporto segnale-rumore più basso con una più semplice equalizzazione, riducendo sia l'alimentazione analogica che digitale.

Gli organismi standard come Optical Internetworking Forum (OIF) e IEEE 802.3 stanno sviluppando attivamente specifiche per i moduli a bassa potenza di nuova generazione, inclusi i bilanci di potenza a partire da 5 W per 800G. Questi obiettivi guidano l'innovazione attraverso fornitori di componenti e integratori di sistema.

Conclusioni

Con l'integrazione di sistemi di gestione di sistemi di gestione, l'integrazione di sistemi di gestione di sistemi di gestione e di controllo di tipo wireless, l'integrazione di sistemi di gestione di sistemi di gestione di sistemi, la gestione di sistemi di gestione e la gestione di sistemi, la gestione di sistemi di gestione di sistemi e la gestione di sistemi, la creazione di sistemi di gestione di sistemi, la realizzazione di una piattaforma di elaborazione di strumenti completa per i progettisti di moduli.