Introduzione ai codici LDPC e all'efficienza energetica nei dispositivi mobili

I codici Parity-Check (LDPC) sono diventati un punto di riferimento per i moderni standard di comunicazione wireless, tra cui 5G New Radio, Wi‐Fi 6/6E e DVB‐S2X, grazie alle prestazioni di correzione degli errori di quasi-Shannon-limit.

La sfida principale è il compromesso tra precisione di decodifica e sforzo computazionale. Gli algoritmi più potenti come il Sum-Product Algorithm (SPA) offrono eccellenti prestazioni bit-error-rate (BER), ma richiedono operazioni di galleggiamento intensivo-punto, mentre le varianti più semplici come il Min‐Sum Algorithm (MSA) scambiano alcune capacità di errore-correzione per una minore complessità e basso consumo di energia.

Sfondo: Codici LDPC e il loro ruolo nelle comunicazioni mobili

I codici LDPC sono stati introdotti da Robert Gallager nella sua tesi di dottorato del 1960, ma sono stati ampiamente dimenticati fino alla loro riscoperta a metà degli anni '90. Oggi sono onnipresenti nei sistemi wireless ad alto rendimento. In 5G NR, i codici LDPC vengono utilizzati per il canale di dati (PDSCH e PUSCH) perché possono gestire i grandi blocchi di codice e i tassi di alto codice richiesti da un maggiore decodificatore (eMB)

I dispositivi mobili eseguono queste iterazioni sui circuiti integrati specifici per applicazioni (ASIC) o sui processori digitali del segnale (DSP), il numero di iterazioni, la precisione dei messaggi e il sistema di programmazione influiscono direttamente sul consumo energetico.

LDPC decodifica degli algoritmi in dettaglio

Algoritmo di Sum-Product (SPA)

L’algoritmo di Sum‐Product è il decoder di propagazione canonico e full-complexity. Comprende i rapporti di probabilità di log (LLR) utilizzando funzioni e moltiplicazioni tangenti iperboliche, eseguendo l’esatta inferenza sul grafico dei fattori del codice. Mentre la SPA raggiunge le migliori prestazioni BER possibili per una determinata struttura di codice, i suoi aggiornamenti di calcolo-compagiscono ad alta velocità: ogni aggiornamento nodo di controllo richiede una valutazione delle funzioni di variabili di calcolo.

Algoritmo di Min‐Sum (MSA)

Il fattore di Algoritmo Min‐Sum semplifica l'aggiornamento del nodo di controllo sostituendo la formula esatta del prodotto sommario con una min-operazione. In particolare, la magnitudine del messaggio di controllo-variabile è approssimata come minimo delle magnitudine variabili di controllo in entrata, e il segno è il prodotto dei segni dei messaggi in arrivo.

Schedulazione (sottoti)

Invece di aggiornare tutti i nodi variabili contemporaneamente (programmazione arrotondata), i processi di programmazione a strati controllano i nodi sequenziali, utilizzando immediatamente i messaggi più recenti. Questo accelera la convergenza, permettendo al decoder di raggiungere lo stesso BER con 30-50% meno iterations. Poiché il consumo energetico scala quasi linearmente con conteggio iterazione, strati o tempi a sbalzo forniscono un guadagno diretto di efficienza.

Altri prodotti e approcci ibridi

I ricercatori hanno anche esplorato lo decodifica stocastico, dove i messaggi sono rappresentati come flussi bit casuali, e decodificatori iterativi analogici che operano direttamente su tensioni continue. Pur promettendo per reti di sensori a bassa potenza, questi approcci non hanno ancora raggiunto la maturità di produzione necessaria per i dispositivi mobili.Un ibrido più pratico è l'algoritmo adattativo: un decoder che inizia con un MSA a bassa complessità per i primi iterputations e gli switch migliorati verso SPA (o)

Fattori che influenzano il consumo energetico nei decodificatori LDPC mobili

Il consumo energetico in un decoder LDPC è influenzato da una combinazione di decisioni di livello algoritmo, architettura e circuiti, che aiutano i progettisti a prevedere quali ottimizzazioni daranno il massimo impatto.

  1. Conteggio di rilevazione e prima di terminazione:[] Il numero di iterazioni di decodifica moltiplica direttamente l'energia per blocco di codice. Le tecniche di terminazione anticipata – che si sottraggono quando viene rilevata una parola di codice valida (soddisfacendo tutti i controlli di parità) – possono ridurre il conteggio medio di iterazione fino al 40% a rapporti di segnale-rumore moderati (SNR).
  2. Quantizzazione del linguaggio e lunghezza di parola:[] Le implementazioni a punto fisso devono scegliere il numero di bit utilizzati per rappresentare ogni messaggio LLR. I bit più bassi riducono la dimensione della memoria e la lettura/scrittura di energia ma possono degradare BER. Un tipico decoder mobile utilizza tra 4 e 8 bit per messaggi di controllo variabili; studi di quantizzazione accurati mostrano che 6 bit spesso forniscono quasi lo stesso punto di memoria.
  3. Controllare la complessità del processo di elaborazione dei nodi:[] Come descritto sopra, l'approvazione del min in MSA consuma molto meno logica rispetto alle operazioni conciate di SPA. In un'implementazione CMOS di 28 nm, uno studio ha scoperto che l'unità di nodo di controllo per SPA occupa circa 3,5× l'area e 4× la potenza dinamica della corrispondente unità MSA.
  4. Interconnect e Memory Access:[] I decodificatori LDPC sono altamente paralleli; la rete interleaving che trasmette messaggi tra nodi variabili e nodi di controllo può contribuire fino al 30% dell'energia totale decoder.
  5. Clock Gating e Power Domains: Poiché i dati esplodono nelle reti mobili sono intermittenti, il decoder è spesso inattivo. L'avanzata di clock gating, di alimentazione e di dinamica di frequenza di scaling (DVFS) può ridurre l'alimentazione statica (leakage) durante i bodi di idle.

Analisi comparativa: Energia e Performance Trade‐Offs

Per un tasso-1/2, lunghezza-1024 codice LDPC, la SPA richiede tipicamente circa 15–18 full iterations per raggiungere un BER di 10-5] a Eb/N0 di 2.0 dB. L’MSA con lo stesso recupero di iterazione produce un BER di circa 10 FER di circa

In un chip di prova mobile del mondo reale pubblicato alla Conferenza Internazionale dei circuiti Solid-State 2020 (ISSCC), un decoder LDPC da 12-nm FinFET che supporta 5G NR ha raggiunto 8.1 pJ/bit a 2.4 Gbps utilizzando un algoritmo a livello minimo con quantizzazione a 6 bit.

Riferimenti esterni:
IEEE ISSCC 2020: A 12nm 2.4Gbps 8.1pJ/bit LDPC Decoder per 5G NR
] Comparison di energia e di energia

Strategie per massimizzare l'efficienza energetica nei condensatori mobili

Ottimizzazione di Algoritmo-Level

  • L'uso selettivo di scaling/offset:[] L'implementazione di una correzione del minimo-sum normalizzata o compensata aggiunge una sovraccarica computazionale trascurabile mentre recupera 0.2–0.3 dB di SNR. Questo spesso permette al decoder di operare con un minor iterazione, risparmiando direttamente energia.
  • Early termina e adattativa iterazione:[[] Usare una regola di arresto basata sulla somma di parità check-node. Una volta che tutte le righe sono soddisfatte, le fermate di decodifica immediatamente.
  • Low-complexity check node facilities:[] Sfruttando il fatto che l'aggiornamento del minimo-sum ha bisogno solo delle due piccole magnitudine di input (e dei loro indici) consente un albero comparatore molto compatto, riducendo al minimo l'attività di commutazione.

Tecniche di Architettura Hardware

  • minimizzazione della memoria:[] Utilizzando SRAM a un solo rapporto invece di dual-port, e la condivisione della memoria tra nodi variabili e nodi di controllo, riduce l'area e la perdita. Il programma a strati richiede intrinsecamente meno memoria perché i messaggi intermedi possono essere memorizzati nei file di registro.
  • Elemento di elaborazione (PE) condivisione:[ Un singolo PE può essere multiplo multiplo tra i nodi di controllo in un'architettura parzialmente-parallenica. Questo riduce l'area del silicio e quindi la potenza statica, anche se a spese del throughput.
  • La scalatura e l'orologio adattativo del volume:[ Quando le condizioni del canale sono buone (alto SNR), il decoder può tollerare meno iterazioni e precisione più sciolta.

Integrazione System-Level

  • Co-design con stima del canale:[] Alimentazione di una metrica di affidabilità (come il rapporto di errore di modulazione) in avanti al decoder consente al decoder di pre-selezionare una variante di precisione o di algoritmo appropriata. Quando il canale è pulito, è sufficiente un rapido min-sum con la quantizzazione a 4 bit; quando rumoroso, il decoder può tornare ad una modalità più accurata.
  • Ottimizzazione standard:[ 5G NR utilizza la velocità-matching che può essere sfruttata. Il decoder può saltare l'elaborazione di bit perforati o accorciati, che sono sempre zero-LLR, riducendo la dimensione del blocco di codice efficace e quindi il numero di operazioni.

Case study: Efficienza energetica in un moderno modem 5G

Il modello di un sistema di trasmissione di dati di tipo AMP (con un intervallo di tempo di 10 m) è di circa 2 Gbps.

Riferimento esterno:[
[A 5G NR LDPC Decoder con Adaptive Early Termination and Tensione Scaling in 7nm

Le direzioni e i problemi aperti

Le comunicazioni a bassa latenza ultra-rilievi (URLLC) richiedono decodificatori che operano a bassissimi tassi di errore con rigorosi budget di latenza, che possono spingere i progettisti verso algoritmi più complessi solo per soddisfare gli obiettivi di affidabilità.

Un'altra direzione promettente è l'uso della quantizzazione dinamica dove la larghezza del bit dei messaggi si adatta durante la decodifica delle iterazioni. I primi risultati mostrano che ridurre la precisione nelle iterazioni successive (quando le LLR hanno una grande magnitudine) consente di risparmiare 10-15% della potenza della memoria senza perdite di prestazioni.

In definitiva, il decoder LDPC più efficiente per dispositivi mobili sarà uno che è co-optimizzato attraverso l'algoritmo, l'architettura e la tecnologia, combinando il tri-sum stratificato con l'iterazione adattativa, la scalatura di precisione e la gestione aggressiva dell'energia. L'industria si sta muovendo costantemente in questa direzione, e possiamo aspettarci dei modem futuri per decodificare al di sotto 5 pJ/bit, consentendo la velocità multi‐Gbps.

Conclusioni

L'efficienza energetica nella decodifica LDPC è un problema di ottimizzazione multidimensionale. La scelta di algoritmi – il consumo-prodotto contro il min-sum e i suoi derivati – imposta la linea di base, ma i maggiori guadagni provengono dalla combinazione di semplificazioni algoritmiche con tecniche hardware-software come la pianificazione a strati, la risoluzione precoce, l'attenta quantizzazione, la scalabilità di tensione adattativa e la gating di potenza.

Riferimenti esterni:[
3GPP 5G System Panoramica
]] Un sondaggio su LDPC Decoder Architectures for 5G and Beyond