De kritische rol van serieprotocollen in het moderne PCB-ontwerp

In de hedendaagse elektronica is het vermogen om gegevens op hoge snelheid tussen componenten te verplaatsen niet onderhandelbaar. Seriele communicatieprotocollen zoals PCI Express (PCIe) en Universal Serial Bus (USB) zijn de ruggengraat van deze gegevensbeweging geworden, waardoor alles van bliksemsnelle SSD's tot veelzijdige perifere verbindingen kan worden gemaakt. Voor ingenieurs is de uitdaging niet alleen bij het selecteren van deze protocollen, maar ook bij het integreren ervan in een gedrukte printplaatindeling die de integriteit van het signaal behoudt en betrouwbare prestaties levert. Een slecht ontworpen PCB kan een high-speed interface omzetten in een bron van intermitterende storingen, gegevenscorruptie of elektromagnetische interferentie. Dit artikel biedt een gedetailleerde, praktische gids voor het integreren van PCIe en USB in uw PCB-lay-outs, die alles van fundamentele theorie tot geavanceerde routingstrategieën omvat.

Of u nu een compacte IoT-module of een complex server moederbord ontwerpt, de principes van gecontroleerde impedantie, differentiële paargeleiding en goede aarding zijn universeel van toepassing. We zullen de specifieke eisen van PCIe Gen4/Gen5 en USB 3.x/USB4 onderzoeken en nagaan hoe deze specificaties te vertalen in een bewerkbaar, hoogwaardig bord. Tegen het einde heeft u een duidelijk kader voor het aanpakken van hoogsnelle seriële ontwerp met vertrouwen.

PCIe- en USB-protocollen begrijpen in diepte

Voordat u in lay-out regels, is het essentieel om de elektrische kenmerken van elk protocol te waarderen. Beiden vertrouwen op differentiaal signalering, waar gegevens worden verzonden over een paar draden met gelijke en tegengestelde spanning. Dit biedt uitstekende geluid immuniteit en helpt het behoud van signaalintegriteit bij hoge frequenties. Echter, de overeenkomsten eindigen daar.

PCI Express: Architectuur- en Signaalgroepen

PCIe is een punt-tot-punt seriële bus die gebruik maakt van speciale rijstroken, elk bestaande uit een transmit paar en een ontvangen paar. Een rijstrook is een full-duplex differentiaalkanaal. Moderne systemen gebruiken meerdere rijstroken (x1, x4, x8, x16) om bandbreedte te schalen. Voor een PCIe Gen4 rijstrook is de datasnelheid 16 GT/s (gigatransfers per seconde), waarvoor een spoorimpedantie van 85 ohm verschil (of 100 ohm voor legacy toepassingen) vereist. Het protocol bevat aanvullende signalen zoals PERST (reset), REFCRK (referentieklok), en WAKE, die ook een zorgvuldige route nodig hebben. De sleutel layout uitdaging is het handhaven van impedantie controle over het gehele pad van de controller naar de connector, via en over board lagen. In tegenstelling tot USB, vraagt PCIe vaak strikte schaak matching tussen het differenpaar (tyly minder dan 5 ps van schuif) en tussen lanen in een multi-lane groep.

USB: Van USB 2.0 tot USB4 en Thunderbolt

USB is dramatisch geëvolueerd. USB 2.0 gebruikt een enkel differentiaalpaar (D+/D-) met een datasnelheid van 480 Mbps en 90 ohm differentiaalimpedantie. USB 3.x introduceert SuperSpeed paren (SSTX en SSRX) die werken op 5 GT/s (USB 3.2 Gen 1) of 10 GT/s (USB 3.2 Gen 2), elk met een differentiaal impedantie van 90 ohm. USB4 en Thunderbolt 3/4 gebruiken de USB-C connector en werken op een spanning van maximaal 40 Gbps, gebaseerd op dezelfde elektrische laag als PCIe, wat betekent dat 85 ohm differentiaal impedantie voor de hoge snelheidspaden. Een USB-C ontwerp moet meerdere signaaltypes hanteren: USB 2.0, SuperSpeed paren, zijbandgebruik (SBU), en configuratiekanaal (CC) signalen. De connector zelf is klein en hoge dichtheid, waardoor breakout routing bijzonder uitdagend.

Belangrijkste overwegingen voor PCB ontwerp: Van theorie tot layout

De omzetting van elektrische eisen in fysieke lay-out beslissingen is waar de echte expertise nodig is. Hieronder zijn de kritische factoren die moeten worden aangepakt tijdens de ontwerpfase.

Impedantiecontrole: De stichting van hoog-snelheidsontwerp

De karakteristieke impedantie van een spoor wordt bepaald door de breedte, de afstand tot het referentievlak en de diëlektrische constante van het PCB-materiaal. Voor PCIe is de differentiële impedantiedoelstelling 85 ohm (met een typische tolerantie van ±10%). Voor USB 3.x is het 90 ohm. Uw PCB-fab-huis moet impedantiebonnen bieden voor elke laagstapeling om dit te verifiëren. Gebruik een veldoplosser (zoals Polar Si8000 of HyperLynx) om de vereiste spoorgeometrie voor uw specifieke stapeling te berekenen. Bijvoorbeeld, op een standaard 4-laags bord met een dikte van 0,062 . Een microstrip differentiaalpaar met 5 mil-breedte en 7 mil-afstand (edge-to-edge) kan 90 ohm bereiken, maar de exacte waarden zijn afhankelijk van het prepreg materiaal en kopergewicht.

Geef altijd de impedantie-eis op uw fabricagetekening. Denk ook aan de impact van soldeermasker. Soldermasker vermindert de impedantie enigszins, zodat uw pre-mask berekeningen hiervoor rekening moet houden. Een goede regel is het ontwerpen van een 2-3 ohm hogere impedantie dan het doel om het soldeermaskereffect te compenseren. Voor meer details over impedantiecontrole, zie De Polar Instruments' guide on controlled impedance.

Signaalintensiteit: Reflecties, Crosstalk en verzwakking

Elke disperentie in de transmissielijn veroorzaakt een reflectie. Vias, connectoren en veranderingen in spoorbreedte creëren alle impedantie mismatches. Voor hoge snelheid signalen, minimaliseert het aantal vias. Wanneer vias onvermijdelijk zijn (bijv. voor laagveranderingen), gebruik dan een back-drill techniek om de ongebruikte stub te verwijderen, die anders fungeert als een resonant holte. Houd de via stub lengte onder 12 mils voor 16 Gbps signalen. Crosstalk kan worden beheerd door het verhogen van de afstand tussen aangrenzende differentiaalparen. Een gemeenschappelijke regel is om de rand-tot-rand afstand tussen twee differentiaalparen ten minste 5 keer de spoorbreedte te houden. Ook vermijden dat het routing van hoge snelheid signalen parallel aan kloklijnen of andere luidruchtige sporen voor meer dan 1 inch. Gebruik een grondvlak tussen lagen om gevoelige signalen te isoleren.

De demping wordt significant bij hoge frequenties. De elektrische verliezen nemen toe met frequentie, dus voor lange PCIe sporen (meer dan 8 inch), overwegen gebruik te maken van een laagverlies laminaat zoals Megtron 6 of Isola Tachyon. Het inbrengen verlies budget voor een PCIe Gen4 kanaal is meestal ongeveer 20 dB. Ontwerpers moeten het hele kanaal simuleren van driver naar ontvanger, inclusief de connector, om naleving te garanderen.

Grond- en terugkeerpaden

Een vast, continu grondvlak is essentieel voor hoge snelheden. Het grondvlak zorgt voor een laag-inductantie retourpad voor de differentiaalsignalen. Elke spleet of splitsing in het grondvlak dwingt de stroom om een alternatief pad te vinden, waardoor een grote lusantenne ontstaat die EMI uitstraalt en signaalkwaliteit vermindert. Nooit een hoog-snelheids differentiaalpaar over een splitsing in het grondvlak routeert. Als je referentievlakken moet veranderen (bijvoorbeeld van koper naar grondvlak op laag 2, dan naar een vlak op laag 4), steek dan via het signaal langs een terugweg naar het lichtpunt. Voor meerlaagsborden moet je ten minste één gehele binnenlaag als een solide grondvlak toewijzen. Gebruik het krachtvlak niet als referentie voor hogesnelheidssignalen tenzij het goed is losgekoppeld en een lage impentiantie heeft.

Sporenlengte bijpassend en Scheefcontrole

Voor differentiaalparen moeten de twee sporen in lengte worden afgestemd op een paar picoseconden schuin. Dit zorgt ervoor dat het differentiaalsignaal in evenwicht blijft. Voor PCIe Gen4 moet de intra-paarschijn kleiner zijn dan 5 ps, wat overeenkomt met ongeveer 30-35 mils mismatch (afhankelijk van de voortplantingsvertraging). Gebruik meanderende (trombone) patronen om de lengte van de kortere spoor aan te passen. Maak de bochten zacht (radius van ten minste 3x de spoorbreedte) om impedantie te voorkomen. Voor multi-lane bussen zoals PCIe x4 of x8, inter-lane schuine is ook belangrijk. PCIe vereist meestal totale schuw over rijstroken te zijn minder dan 0.15 UI (eenheidsinterval), wat bij 16 GT/s ongeveer 9.4 ps is. Dit betekent dat alle rijstrookjes moeten worden geleid tot vergelijkbare lengtes (in een paar honderd mils).

Voor USB 3.x, de intra-paar schuine voor de SuperSpeed paren moet minder dan 5 ps, en de twee SuperSpeed paren (SSTX en SSRX) moeten worden afgestemd op binnen 100 mils om te voorkomen dat scheef in de connector. USB 2.0 D+/D- is meer vergevingsgezind, maar bijpassend hen binnen 50 mils vermindert nog steeds de gemeenschappelijke-mode ruis.

Routing Tips voor PCIe en USB: Praktische technieken

Met de fundamenten op zijn plaats, laten we laten focussen op de werkelijke routering proces. Het doel is om een pad dat de signaalkwaliteit van de controller naar de connector behoudt te creëren.

Differentiaalpaar-Routingregels

  • Coupling: Routeren de twee sporen van een differentiaalpaar zo dicht mogelijk bij elkaar (meestal 5-8 mils rand-aan-rand) om strakke koppeling te behouden. Dit vermindert de straling in de gemeenschappelijke stand en verbetert de geluidsimmuniteit.
  • Constant Spacing: Houd dezelfde kloof tussen het paar gedurende de gehele route. Elke variatie in afstand verandert de differentiële impedantie. Wanneer u een verbindingspad of een via pad intreedt, verandert de koppeling. Gebruik een impedantie taper om de afstand bij het pad geleidelijk te vergroten.
  • Vermijd 90-Verwijder Benden: Gebruik 45-graden afgeschuinde bochten of gebogen boog met een straal van ten minste 3x de spoorbreedte. Scherpe hoeken creëren een capacitieve distillatie en verhogen reflecties.
  • Blijf uit Zones: Andere signalen (vooral klokken of I2C) niet routeren binnen 50 mils van een differentiaalpaar. Deze agressorsignalen kunnen paren in het paar en leiden tot nervositeit.

Laag stapelen en Via Strategie

Voor PCIe Gen3 en hoger, gebruik een laag stapelen die een solide referentievlak naast elke signaallaag. Een typische 4-laags stapeling is: Signaal (boven)

Via ontwerp is kritisch. Gebruik de kleinste via boormachine grootte die is bewerkbaar (meestal 8-10 mil boor, 16-18 mil pad) om te verminderen via capaciteit en inductie. Voor PCIe Gen5 bij 32 GT/s, overwegen met behulp van microvias (laser-geboord) met een 4 mil boor om stub effecten te minimaliseren. Plaats een grond via naast elk signaal via (binnen 30 mils) om een lage inductie terugweg te bieden. Als u een differentiaal paar overgangslagen, gebruik een paar grond via (een voor elk signaal via) om koppeling te handhaven.

Connector Plaatsing en Breakout Routing

Plaats de connectoren aan de rand van het bord om de afstand tot de kabel te minimaliseren en EMI te verminderen. Voor USB-C heeft de connector 24 pinnen, en de hoge snelheidsparen bevinden zich in het midden van de connector. De breakout gebied is zeer druk. Route de SuperSpeed paren op de buitenste lagen om te voorkomen dat via stubs. Gebruik de A/B D+ en D-paren (USB 2.0) op binnenlagen indien mogelijk. Voor PCIe rand connectoren (zoals in een grafische kaart), de sporen moeten route van de controller naar de gouden vingers met minimale lengte. Gebruik een fanout patroon dat past bij de connector pinout en voorkomen kruising lanes.

Het is vaak nuttig om te verwijzen naar de USB 3.2 specificatie voor exacte breakout aanbevelingen, of de PCIe basis specificatie voor rijstrooktoewijzing en schuinkanten.

Extra beste praktijken voor robuuste high-speed ontwerp

Naast de kern layout richtlijnen, kunnen verschillende aanvullende praktijken aanzienlijk verbeteren van de betrouwbaarheid van uw ontwerp.

Vermogensintensiteit en ontkoppeling

Hoge snelheidstransiënten trekken grote stroompieken. Plaats ontkoppelingscondensatoren dicht bij de krachtpennen van de controller en de connector. Gebruik voor PCIe een bulkcondensator (10-100 μF) en verschillende hogefrequentie bypasscondensatoren (0,1 μF en 0,01 μF) in een rasterpatroon bij de voedingspennen. Gebruik lage-ESL (equivalente serieinductantie) condensatoren in sorbitol of octanolpakketten. Het vermogensvlak moet een lage impedantie hebben over een breed frequentiebereik. Gebruik simulatietools voor power-Integrity (PI) zoals Sigrity of HyperLynx PI om te controleren of de spanningsrimpel binnen de specificaties blijft (gewoonlijk ±3% voor PCIe).

ESD-bescherming en -filtering

USB-connectoren worden blootgesteld aan elektrostatische ontlading (ESD) van kabels en menselijke aanraking. Plaats TVS-dioden op de D+/D- en SuperSpeed-lijnen bij de connector. Kies een TVS met een lage capaciteit (onder 0,5 pF) om de integriteit van het signaal te vermijden. Voor USB 2.0 worden gewone mode-stikken vaak gebruikt om het geluid in de gewone modus te onderdrukken, maar ze kunnen worden weggelaten als de lay-out voorzichtig is. Voor USB 3.x en PCIe, voorkomen dat gemeenschappelijke mode-sticks op de hoge-snelheidsparen omdat ze onaanvaardbare invoegverlies introduceren.

Simulatie voor de productie

Twee soorten simulatie zijn essentieel: signaalintegriteit (SI) en elektromagnetische compatibiliteit (EMC). Gebruik een SI-tool zoals Ansys HFSS of Keysight ADS om het kanaal van driver tot ontvanger te modelleren. Simuleer het tijddomeinreflectorprofiel en oogdiagram. Voor PCIe Gen4 moet de oogopening minstens 0,3 UI zijn en de jitter moet onder 0,15 UI p-p zijn. Voor USB 3.2 wordt het conforme oogmasker gedefinieerd in de specificatie. EMC simulatie (met behulp van instrumenten zoals CST Studio) kan uitgestraalde emissies van het bord voorspellen en helpen bij het vinden van antennestructuren. Veel PCB CAD-tools omvatten nu geïntegreerde SI/PI-analysefuncties (bijvoorbeeld Altium Designer met SI-analyse, of Cadence Allegro met Sigrity). Gebruik ze.

Voor een diepere blik op simulatieworkflows, biedt de Keysight PCIe ontwerp- en testoplossingen pagina waardevolle middelen.

Testen en valideren

Zodra het bord is vervaardigd, is een strenge test verplicht. Gebruik een tijd-domein reflectometer (TDR) om de impedantie van de differentiaalparen te meten. Controleer of de impedantie binnen ±10% van het doel ligt. Gebruik een oscilloscoop met een hoge bandbreedte sonde (16 GHz voor PCIe Gen4) om het oogdiagram vast te leggen. Controleer of de impedantie binnen ±10% van het doel ligt. Gebruik voor USB een USB-compliancetester (zoals de Lecroy Voyager of Teledyne LeCroy USB-testers) om de officiële nalevingstestsuite uit te voeren. Voor PCIe, gebruik een PCIe protocol analyzer of een BER (bit-foutpercentage) tester om te bevestigen dat het bit-foutpercentage lager is dan 1e-12. Gemeenschappelijke problemen die tijdens het testen zijn onder meer impentiance pauzes bij vias, overmatige crosstalk van een aangrenzende hoge snelheidsstrook, of stroomtoevoer.

Thermisch beheer

De PCIe-controller en de USB-stroomtoevoerregelaar (PD) kunnen thermische vias nodig hebben onder de QFN- of BGA-pakketten. Gebruik een thermische paddle en sluit de blootgestelde paddle aan op een grondvlak met meerdere thermische vias. Zorg ervoor dat de hoge snelheidssporen niet direct over de hotspots worden geleid om extra verwarming te voorkomen die de diëlektrische constante van het substraat kan veranderen. Voor hoog vermogen USB PD-toepassingen (100 W), kan de connector zelf opwarmen, dus zorgen voor koperen gieten en ventilatie in de behuizing.

Conclusie: Een stichting voor betrouwbare communicatie met hoge snelheid opbouwen

Het integreren van PCIe en USB in een PCB-lay-out is een discipline die elektrische theorie combineert met praktische fabricagebeperkingen. Door je te richten op impedantiecontrole, signaalintegriteit, goede aarding en zorgvuldige routing, kun je een ontwerp maken dat voldoet aan de strenge timing en geluidsmarges die door moderne seriële protocollen worden vereist. De extra stappen van simulatie en validatie zorgen ervoor dat het ontwerp niet alleen theoretisch geluid, maar ook betrouwbaar is onder reële omstandigheden.

Elk project is uniek, maar de kernprincipes blijven constant. Begin met een solide stapeling, af te dwingen strikte routeringsregels voor differentiaalparen, en onderschat nooit het belang van een schone terugkeer pad. Als de datasnelheden blijven klimmen zal 64 GT/s ... dezelfde beste praktijken zal nog kritischer worden. Meesteren ze vandaag zal u voorbereiden op de volgende generatie van high-speed ontwerp.