De Imperatieve van ADC Schalen in Next Generation draadloos

Moderne draadloze systemen, van 5G nieuwe radio (NR) tot de opkomende 6G-visie, vertrouwen op een fundamentele conversiestap: het vertalen van breedband analoge radiofrequentie (RF) signalen in het digitale domein voor basisbandverwerking. Analoge-naar-digitale converters (ADC's) zitten in het hart van elke ontvangerketen, en hun prestaties direct dicteert haalbare datasnelheden, koppeling budgetten en systeemefficiëntie. Als de industrie duwt naar multi-gigabit doorvoer, extreem lage latentie, en enorme connectiviteit, de eisen die op ADC's zijn geplaatst drastisch toegenomen. In tegenstelling tot eerdere cellulaire generaties, waar relatief smalle kanalen (20 MHz voor 4G) waren de norm, 5G introduceert kanaalbandbreedtes tot 400 MHz per component drager, met carrier aggregatie duwen de totale directe bandbreedte naar een gigahertz of meer. Toekomstige 6G-systemen kunnen gebruik maken van sub‐terahertzbanden met honderden gigahertz spectrum, waarbij ADC's met bemonsteringssnelheden van meer dan 100 SAPS worden vereist terwijl het handhaven van 10+ effectieve bits (ENOB).

Het is niet onbelangrijk om ADC's te laten voldoen aan deze specificaties. Fundamentele trade-offs, die voortkomen uit circuittheorie en halfgeleiderfysica, beperken hoe snel, nauwkeurig en energie-efficiënt een enkele converter kan zijn. Fabrikanten en onderzoeksgroepen onderzoeken nieuwe architecturen, geavanceerde procesknooppunten en systeemkalibratietechnieken om deze barrières te doorbreken. In dit artikel worden de primaire uitdagingen onderzocht van het schalen van ADC's voor 5G en daarbuiten, met betrekking tot architectuurselectie, procestechnologiebeperkingen, integratiehekken en de vooruitzichten voor toekomstige draadloze ontvangers.

Fundamentele ADC-architectuuroverwegingen voor draadloos hoge snelheid

Steekproefpercentage versus afwikkeling trade-offs

De bekende bemonsteringstheorie schrijft voor dat de ADC-bemonsteringssnelheid ten minste tweemaal zo groot moet zijn als de bandbreedte van het ingangssignaal. Voor een 5G-basisstation dat een 400 MHz-drager gebruikt, is een minimale bemonsteringssnelheid van 800 MSPS nodig, maar voor een oversample in de reële wereld om de analoge filtering te vergemakkelijken en de signaal-to-noise ratio (SNR) te verbeteren, waarbij de snelheid van de metingen tot in de SAPS-regio wordt verhoogd. Hogere bemonsteringssnelheden verminderen de tijd die beschikbaar is voor het interne conversieproces. In een achtereenvolgende-capimatieregister (SAR) wordt ADC bijvoorbeeld elke bitbeslissing binnen één klokcyclus voltooid; aangezien de klokperiode krimpt, wordt de tijd voor de capacitieve digitale-to-analoge converter (DAC) een knelpunt. Ook pijpvormige architecturen moeten residuspanningen nauwkeurig versterken bij zeer hoge snelheden, waarbij strenge eisen worden gesteld aan operationele versterkers (op-amps) en vergelijkingsers.

De resolutie, gemeten in effectief aantal bits (ENOB), is omgekeerd gerelateerd aan de bemonsteringsfrequentie voor een bepaald vermogensbudget. Deze relatie wordt vastgelegd door de Walden-verdienstenfiguur (FoM = vermogen / (2 × bandbreedte × 2ENOB)), die gedurende decennia relatief constant is geweest aan CMOS-schaling. Het bereiken van 10-bit ENOB bij 10 SAPS verbruikt ongeveer 100 mW in baanbrekende ontwerpen; het verminderen van de stroom met de helft terwijl hetzelfde ENOB ofwel architectuurinnovatie of procesverbetering vereist. Aangezien draadloze normen zowel hogere bandbreedte als hogere modulatieorders (256‐QAM, 1024‐QAM) vereisen, moet de ADC meer dan 8‐bit ENOB leveren tegen zeer hoge snelheden, een combinatie die moeilijk te realiseren is met single-core converters.

Energiedissipatie en efficiëntie Metrics

In massieve MIMO-ontvangers, die een hoeksteen zijn van 5G en 6G-basisstations, moeten tientallen of honderden antenne-elementen elk een speciale ADC-keten hebben. Als elke ADC honderden milliwatt verbruikt, wordt het totale energiebudget verboden voor apparatuur die op torens of in kleine cellen is geïnstalleerd. Ingenieurs zoeken daarom naar de laagst mogelijke stroom per conversiestap, waardoor de Walden FOM onder 1 fJ/conversie-stap wordt gedrukt. Moderne tijd-tussenslaap SAR-ADC's hebben FoM's bereikt rond 5 fJ/conversie-stap, maar verdere reductie vereist nieuwe circuittechnieken zoals dynamische comparatoren met lage terugslaggeluid, capacitieve DAC's met snelle afwikkeling en stroomopschaling. Power-aware architecturen die ongebruikte converterschijven uitschakelen of minder bemonsteringen onder lichte belasting worden ook onderzocht.

Lineariteit en vrij-vrij dynamisch bereik

Naast ruwe SNR moeten draadloze ontvangers grote blokkeersignalen hanteren die groter zijn dan het gewenste kanaal. Een 5G-handset kan een blokkeer op slechts 20 MHz afstand tegenkomen, die 30 dB sterker is dan het gewenste signaal. ADC-non-lineairheden genereren intermodulatieproducten die in de passband kunnen vallen, waardoor de geluidsvloer kan worden verhoogd en de gevoeligheid wordt aangetast. Hoge-lineairheid ADC's vereisen een zorgvuldige opzet van sample-and-hold circuits (om diafragmafout te verminderen), lage-vervormingsversterkers in pijplijnen, en kalibratie van condensator mismatches. De SFDR-vrije dynamische range (SFDR) van 70 dBc of beter wordt vaak gespecificeerd voor macro-cellontvangers, een doel dat moeilijker te bereiken wordt doordat bandbreedte toeneemt omdat de verhouding tussen condensators beperkt wordt door procestoleranties.

Uitdagingen in 5G nieuwe radio (NR) en mmgolfsystemen

Bandbreedte en kanaal-aggregatie

5G NR definieert kanaalbandbreedten van 100 MHz in sub-6 GHz-banden en 400 MHz in millimetergolfbanden (mmWave-banden). Bij carrieraggregatie moet een ontvanger mogelijk meerdere componentendragers gelijktijdig verwerken, wat leidt tot een momentane bandbreedte van meer dan 1 GHz. Hierdoor dwingt de ADC om te monsteren bij snelheden boven 2 SAPS. Bij dergelijke snelheden moet de analoge front-end (filtering, variabele gain versterker) voldoende anti-aliasing bieden, wat uitdagend is omdat de overgangsband van het filter extreem smal wordt ten opzichte van het monstersnelheid. Breedbandontwerpen maken vaak gebruik van complexe analoge filters of gebruiken om filtervereisten te ontspannen.

Dynamische bereik en blokkerende signalen

In mmWave banden, pad verlies is hoog, zodat ontvangers moeten omgaan met grote ontvangen signaalsterkte variaties. Een mobiel apparaat dicht bij een basisstation kan een sterk signaal zien, terwijl een verre gebruiker ervaart een zwakke. De ADC moet voldoende dynamisch bereik om het sterkste signaal zonder knippen tegemoet te komen, terwijl nog steeds het zwakste signaal (die kan worden begraven in quantization noise) te lossen. De vereiste ENOB kan worden geschat uit het budget systeemlink: een typische 5G ontvanger kan 9 .2 bits resolutie nodig hebben. Echter, een enkele ADC kan niet tegelijkertijd bereiken 10-bit ENOB op 5 SAPS zonder verbruik van onbelaste energie. Zo, systeemarchitecten vaak handel analoge gain control, digitale AGC, en ruisvorming om ADC eisen te ontspannen.

Tijdgebonden ADC's en kalibratie

De meest voorkomende benadering om SAPS-percentages te bereiken terwijl de gematigde resolutie wordt gehandhaafd, is tijdverlies: een bank van M-vertragingen werkt parallel aan tussenliggende monsters. De effectieve bemonsteringssnelheid wordt vermenigvuldigd met M, terwijl elke sub-ADC werkt op een fractie van de volledige kloksnelheid. Echter, interleating introduceert mismatches in offset, winst en timing over de kanalen. Offset en winst fouten produceren ongewenste tonen bij veelvouden van de sub-ADC-bemonsteringssnelheid, terwijl timingsschik (schik tussen steekproefinstanten) leidt tot signaalafhankelijke vervorming die moeilijk te kalibreren is. Moderne interleaved ADC's bevatten achtergrondkalibratielussen die voortdurend inschatten en corrigeren deze mismatches, maar de kalibratie hardware voegt ruimte en vermogen toe. Naarmate het aantal interleaved kanalen toeneemt (64, 128 of meer voor terahertzsnelheden), neemt de kalibratie-complexie exponentieel toe.

Voorbij 5G: 6G, sub-Terahertz en Terahertz-communicatie

Sub-THz-banden en ultra-bandverwerking

6G-onderzoek richt zich op carrierfrequenties van 100 GHz tot 300 GHz en verder, waar het beschikbare spectrum tientallen gigahertz kan bedragen. Om deze bandbreedte te benutten, moeten ADC's monsters nemen met snelheden die 100 SAPS.A.S.S.A.S.-gebieden overschrijden, momenteel beperkt tot digitale oscilloscopen en één-van-a-kind onderzoeksprototype. Bij deze snelheden worden conventionele elektronische componenten onpraktisch door transistor-transit-tijdbeperkingen. Er wordt onderzoek gedaan naar fotonische-assisted ADC's en hybride analoge digitale ontvangers, maar de systeemintegratie blijft onvolgroeid.

Resolutievereisten voor Mimive MIMO en Beamforming

Massive MIMO met honderden antenne-elementen maakt ruimtelijk multiplexen en bundelvorming mogelijk. In een volledig digitale bundelvormende ontvanger heeft elke antenne zijn eigen ADC. De totale stroomverbruiksschalen lineair met het aantal antennes, zodat ultra-low-power ADC's essentieel zijn. Bovendien is de resolutiesbehoefte ontspannen ten opzichte van een enkele antenneontvanger omdat beamforming arraywinst oplevert: een 6-bit ADC kan volstaan voor een 256-element-array, dankzij de coherente toevoeging van signalen. Dit is echter afhankelijk van de precieze kalibratie van elk ADC-kanaal om de bundelvormingsgewichten te behouden. De uitdaging verandert van het bereiken van een hoge ENOB in een enkele converter naar het ontwerpen van miljoenen kleine, goed-krachtige, goed-matched converters op een enkele chip.

Latency Restricties

6G-toepassingen zoals tactiele internet en autonoom rijden vereisen eind-tot-eind-latenties van minder dan 1 ms. De ADC-omzettingstijd draagt direct bij aan de vertraging in de verwerkingsketen. Doorgelijnde ADC's introduceren inherent een verschillende cyclus-latency, terwijl SAR-ADC's een lagere latentie maar een beperkte snelheid hebben. Voor ultra-lage latentie zijn flitsende ADC's (die in één klokcyclus omzetten) aantrekkelijk, maar ze zijn energiehongerig en beperkt tot 6,2 bits bij hoge snelheden. Balancerende latency, macht en resolutie wordt een kritische inruil voor tijdgevoelige draadloze verbindingen.

Geavanceerde ADC-architectuur voor draadloos internet

Opeenvolgende pijpleidingen (Pipeline-SAR) Hybriden

Om de hoge snelheid van pijpleidingsconverters te combineren met de lage vermogen en compacte grootte van SARs, gebruiken moderne ontwerpen een hybride benadering: een eerste fase flits of grove SAR lost een paar bits op, dan trekt een vermenigvuldiging DAC het residu af voor een fijne conversie met een tweede SAR-fase. Deze architectuur vermindert het aantal vergelijkingswaarden in vergelijking met een volledige flits, terwijl een hoge doorvoer wordt gehandhaafd. Recente publicaties tonen 10-bit ENOB bij 10 SAPS met een vermogen van minder dan 50 mW in 14-nm FinFET CMOS. Verdere schaaling tot 20-30 SAPS wordt verwacht met behulp van geavanceerde knooppunten en verbeterde residuversterkers.

Continu-tijd-delta-sigamodulatoren (CT‐ΔΣ)

De ADC's van CT‐ΔΣ bereiken een hoge resolutie (12

Tijds-tussenbladkalibratietechnieken

Gezien de onvermijdelijkheid van tijdverspilling voor multi-GSPS-operatie, is veel onderzoek gericht op digitale achtergrondkalibratie. Concordantietabel gebaseerde methoden injecteren een bekende pilottonus en passen kanaalwinst, offsets en fasen aan om sporen te minimaliseren. Blinde kalibratie met behulp van statistieken van het ingangssignaal (bijvoorbeeld het minimaliseren van de kracht van interleaving sporen) voorkomt dat het signaal wordt aangetast. Onlangs is voorgesteld om machinelearning benaderingen met behulp van neurale netwerken of ondersteuning vector machines om mismatches te kalibreren, zelfs in aanwezigheid van snel wisselende temperatuur en spanning. Deze technieken kunnen voortdurend mismatchen volgen zonder de normale werking te onderbreken, waardoor ze geschikt zijn voor adaptieve draadloze omgevingen.

Materiaal- en procesinnovaties

CMOS Scaleling en FinFET-technologie

Door de continue CMOS-schaling tot 3 m hoogte en verder zorgt de intrinsieke snelheidsverbetering door verminderde gatevertraging. FinFET-structuren bieden betere analoge kenmerken dan planaire transistors, met een lager flikkerend geluid en hogere uitgangsweerstand. De analoge prestaties schalen echter niet zo agressief als de digitale prestaties, omdat de voedingsspanningen krimpen, waardoor de hoofdruimte voor cascodefasen in ADC's wordt verminderd. Ontwerpers moeten geavanceerde circuittechnieken zoals omvormerversterkers en dynamische gemeenschappelijke-modusfeedback gebruiken om te werken bij sub-1 V-benodigdheden. Ondanks deze uitdagingen blijven de economie van CMOS overtuigend en gebruiken de meeste commerciële hoge-snelheids-ADC's FinFET-knooppunten.

Opkomende materialen: GaN, SiGe, en InP

Voor de extreme snelheden die door terahertz ADC's (100+ SAPS) vereist zijn, bieden samengestelde halfgeleiders zoals indiumfosfide (InP) en silicium-germanium (SiGe) hogere elektronenmobiliteits- en overgangsfrequenties (ft > 300 GHz). InP-heterojunctie bipolaire transistors (HBT's) hebben ADC's met een resolutie van 8 bit bij 100 SAPS aangetoond, maar ten koste van een lagere integratiedichtheid en hogere kosten. Gallium Florobot (GaN) power devices worden onderzocht voor robuuste front-end circuits die grote signalen kunnen verwerken, maar GaN ADC's zijn nog experimenteel. De industrie kan een onuitputtelijke integratie aannemen die een InP ADC-afdichting op een SiGe of CMOS digitale basisband .

3D integratie en geavanceerde verpakking

Door meerdere matrijzen te stapelen met behulp van via-silicon vias (TSV's) kan de ADC fysiek dicht bij de antennearray worden geplaatst, waardoor parasitaire inductie en signaalverlies worden verminderd. Micro-bumphoogte van 20 μm of minder maakt dichte, hoge bandbreedte-interconnecten mogelijk. System-in-package (SiP) oplossingen die de ADC integreren met digitale kalibratie, geheugen en RF front-end worden steeds vaker toegepast. Deze integratie helpt ook stroomverdeling en thermische dissipatie te beheren, aangezien de door hoge snelheids-ADC's gegenereerde warmte zich over meerdere lagen kan verspreiden. De uitdaging ligt in het ontwerpen van betrouwbare, lage-inductantie-energienetwerken en het waarborgen van thermische stabiliteit voor de gevoelige analoge circuits.

Integratie op systeemniveau

Analoge front-einde en filtering

De ADC kan niet afzonderlijk worden beschouwd; de prestaties ervan hangen sterk af van de voorgaande analoge keten. Voor breedband 5G-ontvangers moet een programmeerbare gainversterker (PGA) met een bandbreedte tot 2 GHz de ADC aandrijven zonder vervorming te veroorzaken. Het anti-aliasfilter (AAF) moet buitenbandblokkers voldoende afwijzen om aliassen in de baseband te voorkomen. Naarmate bandbreedtes toenemen, wordt het toepassen van een scherp roll-off actief filter met laag lawaai en hoge lineariteit onpraktisch; passieve filters (bv. LC-gebaseerde) worden gebruikt, maar vereisen off-chip-siliconen, complicerende single-chip-oplossingen. Alternatieve benaderingen zoals interlade-bemonstering met ingebouwde filtering (bv. gebruik van discrete-time signaalverwerking in het laaddomein) worden onderzocht om de front-end en ADC te co-designeren.

Digitale compensatie na verwerking

Digitale signaalverwerking (DSP) kan veel ADC-defecten compenseren.Niet-lineaire storingen, inter-symbolinterferentie, sampling jitter . Als de storingen statisch of langzaam variëren. Opzoektabellen voor linearisatie, adaptieve egalisaties voor frequentieafhankelijke fouten en Kalman-filters voor jitterschatting kunnen in de digitale kern worden geïmplementeerd. Echter, de DSP zelf verbruikt stroom en voegt latency toe. De trade-off tussen analoge perfectie en digitale correctie is een belangrijke systeem-level beslissing. Voor zeer hoge snelheid ADC's (na 50 SAPS), kan de vereiste DSP bandbreedte hoger zijn dan 10 GHz, wat een zeer snelle digitale logica vereist die de grenzen van CMOS opnieuw verschuift.

Co-ontwerp met digitale beamforming

In een volledig digitale bundelvormende array worden de uitgangen van meerdere ADC's gecombineerd met complexe gewichten om bundels te vormen. De fase- en amplitudenauwkeurigheid van elk ADC-kanaal moet nauwkeurig worden geregeld, waarbij vaak periodieke kalibratie vereist is met een pilottone die in de antennepoort wordt geïnjecteerd. Elke mismatch tussen ADC's die in offset, winst of timing worden omgezet in bundelaanwijzingsfouten en verhoogde zijlobben. Daarom moet het systeem kalibratiepaden van de antenne naar de ADC omvatten, en het ADC-ontwerp moet de absolute latentie en bekende groepsvertraging ondersteunen. Deze co-ontwerpbenadering verhoogt de ADC van een afzonderlijk onderdeel tot een onderdeel van een subsystemen die moeten voldoen aan systeem-fasegeluid, ongewenste en timingvereisten.

Conclusie: De weg vooruit voor ADC Scaleling

De fundamentele afwegingen tussen snelheid, resolutie, vermogen en lineariteit worden geleidelijk overwonnen door innovatieve architecturen zoals tijd-tussenliggende pijpleiding-SAR-hybriden, continu-tijds delta-sigmamodulatoren en geavanceerde digitale kalibratie. Procestechnologie blijft doorgaan met FinFET-knooppunten en samengestelde halfgeleiders die de snelheidscape duwen, terwijl 3D-integratie compacte, hoog presterende receivermodules mogelijk maakt. Terwijl de industrie zich naar 6G beweegt, met zijn visie op multi-terahertzbandbreedte en massieve antennearrays, zullen ADC-ontwerpers nieuwe paradigma's moeten omarmen met behulp van een machine-learning-hulpkalibratie, fotonische-hulpconversie en co-optimalisatie met digitale bundelvorming. Ondanks de ontmoedigende obstakels hebben elke generatie draadloze normen opmerkelijke ADC-innovaties en de volgende decennia nog meer veelbelovende doorbraken.