Hoge snelheid Analoge-naar-Digital Converters (ADC's) zijn de kritieke brug tussen de analoge wereld van sensoren en het digitale domein van processors. In systemen variërend van radar en software-gedefinieerde radio's tot medische beeldvorming en hoge snelheid data-acquisitie, de trouw van de digitale output is rechtstreeks afhankelijk van de timing precisie van het bemonsteringsproces. Aperture jitter . Aperture jitter . de willekeurige temporele onzekerheid in wanneer een ADC daadwerkelijk het input signaal . . is een van de meest verraderlijke prestaties degraders op hoge frequenties. Zelfs picoseconden van jitter kan een pristine sinus golf omzetten in een lawaaierige, vervormde digitale representatie, beperking van het effectieve aantal bits (ENOB) en ongewenste-vrije dynamische bereik (SFDR). Dit artikel presenteert een uitgebreide set van bewezen strategieën om diafragma jitter te minimaliseren, waardoor ingenieurs om het volledige prestatiepotentieel van hun high-speed ADC systemen te bereiken.

Begrijpen van Aperture Jitter in Diepte

De afwijking van de werkelijke bemonstering in een ideale ADC, ook wel diafragma-onzekerheid genoemd, is de standaardafwijking van het verschil tussen het werkelijke moment van bemonstering en het ideale moment van bemonstering. Voor een ideale ADC wordt elk monster genomen met precies gespreide intervallen ts[]. In de praktijk zorgt timinggeluid ervoor dat het monster onmiddellijk willekeurig varieert. Het effect op de bemonsterde spanning is het product van de jitter-omvang en de slewsnelheid van het inputsignaal op het bemonsteringspunt. Voor een sinusoïdale ingang van frequentie f]in[ met amplitude [[A[, de maximale spanningsfout als gevolg van jitter is:

Error jitter ≈ 2πAfinτjitter

waarbij τjitter de rms jitter is. Deze fout vermindert direct de signaal-ruisverhouding (SNR), die kan worden benaderd als:

SNRjitter =

Voor een 100 MHz ingang met 0,5 ps rms jitter, de SNR is beperkt tot ongeveer 70 dB .. ver onder de quantization noise vloer van een 12-bits ADC. Naarmate de invoer frequenties toenemen, wordt jitter de dominante ruisbron. Begrijpen waar jitter vandaan komt is de eerste stap in mitigatie.

Bronnen van Aperture Jitter

  • Klokbronfasegeluid: De oscillator die de sample klok genereert heeft inherent fasegeluid, wat zich direct vertaalt in timing-jitter bij de ADC-bemonsteringsmoment.
  • Klokdistributiepad: Buffers, sporen, vias en connectors in het klokdistributienetwerk voegen jitter toe door het ophalen van ruis, impedantie-mismatches en niet-ideale beëindiging.
  • Power Supply Noise: Spanningsfluctuaties op de analoge ADC-toevoerrail moduleren de drempel en vertraging van de interne bemonsteringsschakelaar, waarbij de jitter wordt geïntroduceerd.
  • Substrate and Logic Noise: Activiteit van digitale kernen, uitvoerdrivers of aangrenzende kanalen kunnen koppelen in de bemonsteringscircuits.
  • Eenvoudige-en-Hold Circuit Non-Idealities: De eindige bandbreedte en niet-lineairheden van de track-and-hold versterker kunnen interageren met timingfouten om effectieve jitter te produceren.

Deze bronnen zijn vaak additief; een totaal systeem jitter budget moet worden gedeeld onder hen. Vervolgens geven we specifieke, actieerbare tactiek om elke bijdrage te verminderen.

Strategie 1: Ontwerp van het kloksysteem

Selecteer een Ultra-Low-Fase-Noise Oscillator

De klokbron is de basis voor het nemen van de tijd. Voor ADC's met hoge snelheid, gebruik oppervlakte-montage kristal oscillatoren (XO) met fasegeluid onder

Minimaliseren van de fasegeluidsopname van het klokpad

Het kloksignaal moet worden geleid met behulp van een differentiaaltransmissielijn (bv. LVDS, LVPECL of CML) om de geluidsinspuit in de gemeenschappelijke stand te verminderen. Houd de sporen van de klok zo kort mogelijk en gebruik gecontroleerde impedantie (50 Ω single-end of 100 Ω differentiaal). Plaats de klokbron fysiek dicht bij de ADC. Vermijd het gebruik van inverters of logische poorten als eenvoudige buffers; gebruik in plaats daarvan speciale low-jitter klokdistributiebuffers met een hoge stroomafstoot (PSRR). Een typische laag-jitterbuffer voegt minder dan 0,1 ps geïntegreerde jitter toe.

Implementeer een speciale Jitter-schoonmaken PLL

Wanneer de systeemklok moet worden afgeleid van een lawaaierige referentie (bijvoorbeeld van een backplane of een FPGA), voer het door een jitterreiniger[]. Deze apparaten gebruiken een smalle PLL-band om hogefrequentiefasegeluid te filteren en vermenigvuldigen vervolgens de gereinigde klok tot de gewenste bemonsteringssnelheid. Producten van Texas Instruments, Analog Devices, en Silicon Labs bieden geïntegreerde jitterreinigers met minder dan 50 fs rms jitter. Raadpleeg altijd het ADC-datablad voor de maximaal toegestane klokjitter specificatie . . Het is vaak de meest stringente parameter in de klokboom.

Strategie 2: ADC Selectie en Architectuur

Kies ADC's met laag-herfachtige Aperture Jitter

Moderne hogesnelheids-ADC's zijn ontworpen met geavanceerde sampling switch topologieën (bv. opstartswitches, Thine- of SiGe-gebaseerde track-and-hold circuits) die de timingsonzekerheid van de interne bemonstering onmiddellijk minimaliseren. Bijvoorbeeld, veel pipelined ADC's] van 14-bit tot 18-bit resolutie bij sample rates boven 100 MSPS nu specificeren RMS diafragma jitter onder OÜ ps. Bij het selecteren van een ADC, onderzoeken van de datasheets ]]]] of ] clock jitter .

Hefboomtijd-tussenbladige Architectuur met waarschuwing

De tijd-gewinterde ADC's gebruiken meerdere sub-ADC's-bemonstering in gespreide klokfasen om hogere geaggregeerde bemonsteringssnelheden te bereiken. Echter, mismatches in klokfase-compensatie, winst en timing-schik tussen sub-ADC's produceren sporen die SFDR afbreken. Als een gewraakte ADC wordt gebruikt, zorgt de verkoper ervoor dat op de chip een schuine kalibratie wordt uitgevoerd of een digitale achtergrondkalibratielus wordt geïmplementeerd. Voor het hoogste dynamische bereik geven veel ingenieurs de voorkeur enkelkern ADC's[] met geïntegreerde steekproef‐en-greep om interleave artefacten te vermijden.

Controleer ADC Jitter meting in het Datasheet

Niet alle datasheets scheiden diafragma-jitter van andere geluidsbronnen. Kijk naar metingen uitgevoerd met een ultra-low-jitter klokbron (bv. Crystal CVHD‐950 of Wenzel 501-30376) en op de volledige analoge ingangsfrequentie. Een gemeenschappelijke benchmark: een 14-bits, 250 MSPS ADC aangedreven door een 700 MHz ingang moet een SNR > 68 dB bereiken; elke lagere waarde suggereert buitensporige jitter. Externe toepassingsnotities (zoals TI TIS

Strategie 3: PCB-indeling en signaalintegriteit

Gebruik een specifiek grondplan en een gepartitioneerde indeling

Een solide, ononderbroken grondvlak onder de ADC, klokoscillator en analoge voorkant is verplicht. Splits de PCB in analoge, digitale en power secties. Loop nooit digitale sporen over de analoge regio. Plaats alle klok- en analoge signaalpaden op één laag (bij voorkeur boven of onder) om vias te vermijden die parasitaire inductie en capaciteit introduceren. Als vias onvermijdelijk zijn, gebruik dan meerdere grond via een grens met elk signaal om de inductie te minimaliseren.

Schild de klokspoor

Kloksporen moeten worden omgeleid als een differentiaalpaar met grondbewakers aan beide zijden (via om elke λ/10 van de hoogste frequentiecomponent te gronden). Zelfs een enkele kloklijn moet grondcoplanar golfgeleiding hebben met grond via stiksels van de bovenste laag aan het grondvlak. Dit vermindert kruis-talk van aangrenzende schakelen digitale signalen, die kan jitter injecteren.

Ontkoppeling van de voeding

De ruis van de voeding moduleert de bemonsteringsschakelaardrempel, die direct toevoegt aan diafragma-jitter. Gebruik een combinatie van bulk-elektrolytische condensatoren (10 .100 μF), keramische condensatoren (0,1 μF, 1 μF, 10 μF) met lage equivalente serieweerstand (ESR), en een ferrietkraal of lage-dropoutregelaar (LDO) per leveringsdomein. Plaats de kleinste condensatoren zo dicht mogelijk bij de ADC-toevoerpennen. Voor de klok oscillator wordt een speciale LDO met hoge PSRR (bijv., ADP150, LP5907) aanbevolen. Zie Analoge Apparaten.Artikel over het verminderen van diafragma-jitter[] voor gedetailleerde ontkoppelingsstrategieën.

Signaalpaden kort en passend houden

De analoge ingangs- en kloksignaalpaden moeten binnen enkele millimeters lang zijn om scheef te voorkomen. Langere sporen verhogen de gevoeligheid voor lawaai en verhogen de thermische-geïnduceerde jitter. Gebruik 50 Ω microstrip of striplijn] met goed beëindigde uiteinden. Gebruik voor de klok een serie-afgifteweerstand die aan de bron is geplaatst om de karakteristieke impedantie te vergelijken. Voor de analoge invoer, moet je een anti-aliasfilter gebruiken om de signaalband te beperken, waardoor de snelheid van de slew bij het nemen van de slee direct wordt verminderd en daardoor de jitterinvloed.

Strategie 4: Analoge front-end ontwerp

Optimaliseer de stuurprogrammaversterker

De versterker die de ADC aandrijft moet voldoende bandbreedte, laag geluidsniveau en hoge slew rate hebben. Een trage versterker kan timingfouten invoeren die de jitter nabootsen. Kies een wideband volledig differentiaalversterker (FDA) met een gain bandbreedte product (GBW) ten minste drie keer de ADC sample rate. Zorg ervoor dat de FDA output downdowntijd ver onder de bemonsteringsperiode ligt (bijv. < 1 ns voor een 250 MSPS ADC). Plaats de driver versterker fysiek naast de ADC ingangsspelden.

Een anti-liasfilter toevoegen

Een anti-aliasing filter (AAF) voordat de ADC de invoersignaalbandbreedte beperkt. Dit is gunstig om twee redenen: het vermindert de maximale slew rate van het signaal, waardoor de spanningsfout veroorzaakt door een bepaalde jitter wordt verlaagd; en het voorkomt dat hoogfrequente ruis zich in de baseband kan schuilen. Gebruik een passieve LC filter of een hoog-volgorde actieve filter[] met cutoff frequentie ongeveer 60

Overweeg een Sample-and-Hold-versterker (SHA) voor extra isolatie

Sommige toepassingen gebruiken een externe sample-and-hold versterker voor de ADC om een schonere sampling edge te bieden. De SHA wordt aangedreven door dezelfde (of een speciale) low-jitter klok. Dit kan de ADC isoleren van het analoge ingangsgeluid en een snellere diafragma bieden, maar het voegt kosten, vermogen en complexiteit toe. Voor extreme high-frequency toepassingen (bijv. > 1 GHz input) is deze benadering soms vereist.

Strategie 5: Digitale post-verwerkingstechnieken

Meerdere conversies overlopen

Als het signaal zich herhaalt (bijvoorbeeld in een testomgeving of een FMCW radar), vermindert het gemiddelde van meerdere monsters het door de jitter geïnduceerde geluid door de wortel van het aantal gemiddelden. Dit werkt het beste wanneer de jitter echt willekeurig is. Voor single-shot-overname is gemiddeld niet van toepassing.

Digitale filtering om Out-of-Band-ruis te verminderen

Aangezien jitterlawaai evenredig is met signaalslagsnelheid, verspreidt het zich over het frequentiespectrum. Echter, voor smalbandsignalen kan een digitaal filter (bijvoorbeeld een hoog-order bandpass filter) het jitterlawaai buiten het signaal van belang verwijderen, waardoor de SNR binnen de band wordt verbeterd. Dit wordt verfijnd in systemen zoals digitale downconverters (DDC) binnen FPGA's.

Adaptieve egalisatie en correctie

Geavanceerde digitale correctiealgoritmen kunnen de jitter schatten van bekende patronen (bijvoorbeeld een pilot toon) en de bijdrage ervan aftrekken. Voor tijd-tussenbladige ADC's, digitale timing-schaak kalibratie loops zijn gebruikelijk. Sommige high-end ADC's bieden ingebouwde digitale achtergrondkalibratie[] van diafragma fouten. De industrie is in de richting machine learning] modellen die de jitter effecten in real time voorspellen en annuleren, hoewel dit een opkomende techniek blijft.

Praktische overwegingen en afwegingen

Kosten vs. Prestatie

De hoogste OCXO en jitter-reiniger IC's kunnen honderden dollars kosten. In veel systemen wordt een compromis bereikt: gebruik een goede TCXO (temperatuur-gecompenseerde kristaloscillator) met geïntegreerde PLL-opruiming, die < 0,5 ps rms jitter biedt voor minder dan $20. Voor de PCB is een 4-laags bord met een massief grondvlak en een extra krachtvlak kosteneffectief; vermijd de kosten van exotische laagverlieslaminaat tenzij er een millimetergolffrequentie bij betrokken is.

Vermogensdissipatie

Low-jitter klok distributie maakt vaak gebruik van high-speed CML of LVPECL buffers die elk 100 .200 mW verdrijven. Als de macht is kritiek (bijvoorbeeld batterij-geplaatste draagbare instrumenten), evalueren of het systeem kan tolereren een iets hogere jitter bij lagere klok snelheden, of gebruik maken van een minder krachtige HCSL buffer. Simuleer altijd het systeem jitter budget om te zien waar de macht kan worden verhandeld.

Thermische effecten

Temperatuurveranderingen beïnvloeden het fasegeluid van klokoscillatoren (met name TCXO's versus OCXO's) en de interne kenmerken van het ADC-bemonsteringstraject. Zorg ervoor dat de klokbron en de ADC zich in een thermisch stabiele omgeving bevinden. Voor systemen met hoge precisie, gebruik een overtemperatuurkalibratieroutine om zich aan te passen aan de drift.

Geavanceerde onderwerpen: meten en kwantificeren van Aperture Jitter

Om te bevestigen dat uw jitter reductie strategieën effectief zijn, moet u nauwkeurige meting. Gemeenschappelijke methoden omvatten:

  • Bistatische Sinusoïdale Histogramtest: Breng een schone sinusoïde van bekende frequentie aan en meet het histogram van outputcodes. Het geluidshistogram heeft een karakteristieke vorm die gerelateerd is aan jitter.
  • Fase Noise to Jitter Conversion: Meet de klokfasegeluid met een signaalbronanalysator (bv. Keysight E5052B) en integreer over een offsetfrequentieband (bv. 1 kHz tot 100 MHz).Vermenigvuldig met 2πf]in[ om effectieve jitter te schatten.
  • Twee-toons IMD Test: Breng twee tonen aan en meet de intermodulatievervorming; jitter veroorzaakt een specifieke vloer die met frequentie toeneemt.
  • Direct Jitter Measurement: Gebruik een hoge snelheidsoscilloscope met lage jitter (bv. > 40 GHz bandbreedte) om de ADC klokrand te meten en de jitter direct te berekenen.

Voor aanvullende lezing biedt de IEEE een tutorial over ADC-tests, inclusief jitterkarakterisatie.

Conclusie

Aperture jitter is een fundamentele prestatiebeperking in hoge snelheid ADC systemen, maar het is geen onoverkomelijk obstakel. Door zorgvuldig de klokbron en distributie te selecteren, een ADC met een laag gespecificeerd jitter te kiezen, een schone PCB-lay-out te ontwerpen, de analoge front-end te optimaliseren en waar mogelijk digitale correctie te gebruiken, kunnen ingenieurs de specificaties van SNR en ENOB bereiken die de theoretische grenzen benaderen. De sleutel is om de gehele signaalketen ..van de oscillator tot de digitale output . . te behandelen als een enkel timen-gevoelig systeem. Begin met de klok: investeren in lage-fase-ruis oscillatoren en hoge-PSRR buffers. Vervolgens valideren van het ontwerp met rigoureuze jitter meting. Met de strategieën die in dit artikel worden uiteengezet, kunt u met vertrouwen data-acquisition systemen ontwerpen die hoge-frequentie signalen met maximale fidelity vastleggen.