Como a indústria de semicondutores persegue implacavelmente dimensões cada vez menores do transistor de acordo com a Lei de Moore, um efeito mecânico quântico anteriormente insignificante tornou-se um fator dominante no desempenho e confiabilidade dos dispositivos. O tunelamento quântico, o fenômeno onde as partículas passam por barreiras de energia que seriam proibidas pela física clássica, agora governa correntes de vazamento, consumo de energia e os limites fundamentais da miniaturização. Entender e gerenciar o tunelamento é essencial para projetar a próxima geração de dispositivos de lógica e memória ultra-escalados. Este artigo explora a física do tunelamento quântico em dispositivos semicondutores, seu profundo impacto na operação, e as estratégias de engenheiros empregam para atenuar seus efeitos adversos, ao mesmo tempo que aproveitam seu potencial para novas tecnologias.

A Física do Túnel Quântico

O tunelamento quântico surge da dualidade onda-partícula da matéria. Na mecânica clássica, um elétron com energia ]E encontrando uma barreira potencial de altura V[[0[ > E[[ não pode atravessar a barreira; ela é refletida. Contudo, no reino quântico, o elétron é descrito por uma função de onda que se estende para dentro e através da barreira. Existe uma probabilidade finita de que o elétron apareça do outro lado, efetivamente tunelamento através. A probabilidade de tunelamento diminui exponencialmente com a largura da barreira e com a raiz quadrada do produto da altura da barreira e da massa efetiva de elétrons. Esta sensibilidade exponencial significa que mesmo pequenas reduções na espessura do óxido de porta ou no comprimento do canal aumentam dramaticamente as correntes de tunelamento.

A base matemática para o tunelamento em dispositivos semicondutores é frequentemente descrita utilizando a aproximação Wentzel-Kramers-Brillouin (WKB). Para uma barreira retangular unidimensional, o coeficiente de transmissão T[] é aproximadamente:

T □ exp( -2 * ∫

onde m* é a massa efetiva, V(x) o perfil potencial, e . . a constante de Planck reduzida. Esta relação destaca porque dielétricos de alto k e óxidos físicos mais grossos podem suprimir o tunelamento: eles aumentam a altura e largura da barreira efetiva. A realidade em dispositivos ultra-escalados é mais complexa devido à dobra de banda, quantização no canal e efeitos multidimensionais, mas o princípio do núcleo permanece: o tunelamento é uma função exponencial de escala.

Contexto Histórico

A tunelamento quântico foi observada pela primeira vez na década de 1920 no contexto do decaimento alfa e posteriormente foi aplicada às junções semicondutoras no diodo do túnel (Leo Esaki, 1957). À medida que as dimensões do transistor se encolheram abaixo de 100 nm no final da década de 1990, o tunelamento por óxido de porta tornou-se uma preocupação importante. O Roteiro Internacional de Tecnologia para Semicondutores (ITRS) identificou repetidamente o tunelamento como um limitador chave para escalar. Hoje, com comprimentos de porta abaixo de 10 nm, o túnel através da porta dielétrica e entre fonte e drenagem tornou-se um desafio primário tanto para as tecnologias lógicas de memória como para lógica.

Impacto em dispositivos semicondutores ultra-escalados

O tunelamento quântico afeta praticamente todos os aspectos da operação moderna do transistor, desde o consumo de energia estática até o desempenho dinâmico. Abaixo, examinamos os impactos mais críticos.

Túnel de Oxido de Porta e Correntes de Fuga

Nos MOSFETs planares tradicionais, a espessura do óxido de porta (dióxido de silício) foi escalada agressivamente para melhorar o controle da porta e a corrente de acionamento. Contudo, abaixo de cerca de 2 nm, o túnel direto através do óxido torna-se significativo. Esta corrente de escape [corre mesmo quando o transistor é suposto estar desligado, aumentando a dissipação de energia estática. Apesar disso, em nós avançados, dielétricos de alta k (por exemplo, HfO2]]]]][[[][][]][]][[FLT:]]]]]][[F:]]][F:]][F:][F:]]]][F:]]][F:]]]

As correntes de vazamento devido ao tunelamento não se limitam aos transistores lógicos. Na memória Flash, camadas de armazenamento de carga dependem de tunelamento para operações de programa/expansão, mas vazamento indesejado pode causar perda de retenção. Em DRAM, tunelamento através do capacitor dielétrico pode aumentar as taxas de atualização e consumo de energia.

Efeitos de curto-canal e degradação de desempenho

O tunelamento exacerba os efeitos de canais curtos (SCEs), particularmente ]]redução da barreira induzida pela drenagem (DIBL)[ e limitação da tensão de desloque-se[]. Num canal curto, o potencial de drenagem pode diminuir a barreira de origem para canal, permitindo que os transportadores sejam injetados mesmo quando a tensão da porta está abaixo do limiar. Este fenómeno é aumentado pelo tunelamento de fonte para drenagem, que proporciona um caminho adicional de fuga independente do controlo da porta. Como resultado, o balanço do sublimiador do transistor (a tensão necessária para alterar a corrente de drenagem por um factor de 10) aumenta acima do limite ideal de 60 mV/década, o que dificulta a desactivação do dispositivo. Isto limita directamente a redução da tensão de fornecimento e, portanto, o consumo dinâmico de energia.

Consumo de energia e gestão térmica

Com correntes de fuga induzidas por túneis, o componente de potência estática tornou-se comparável à potência dinâmica em nós avançados. Para processadores de alto desempenho, a potência de fuga pode ser responsável por 30-50% da potência total do chip. Este calor residual deve ser dissipado, aumentando os limites de energia de design térmico (TDP) e os custos de arrefecimento. Em dispositivos móveis e de IoT, a vida útil da bateria é diretamente afetada. Para atenuar isso, os designers empregam técnicas como ] gating de potência [] (usando transistores de sono para cortar blocos ociosos) e multi-threshold CMOS[ (usando transistores de alta Vt para rotas de baixa fuga). No entanto, estas soluções adicionam complexidade e área.

Preocupações de confiabilidade

O tunneling contribui para vários mecanismos de desgaste. A instabilidade da temperatura dos Bias (BTI) — tanto negativa (NBTI) como positiva (PBTI) — é acelerada pelo tunelamento de transportadores quentes para o dielétrico da porta, criando armadilhas que deslocam a tensão limite ao longo do tempo. A degradação dielétrica dependente do tempo (TDDB)[] resulta da geração cumulativa de defeitos no óxido, eventualmente levando a um caminho condutor. À medida que as espessuras do óxido reduzem para alguns nanômetros, o campo elétrico através do dielétrico aumenta, aumentando a probabilidade de ruptura.A tunnelização também desempenha um papel na ]eletromigração[ permitindo o transporte do transportador que desloca átomos de metal em interconexões.A gestão desses desafios de confiabilidade requer margens de projeto cuidadosas e controles avançados do processo.

Estratégias de engenharia para atenuar efeitos de tunnelamento

Em vez de aceitar as limitações impostas pelo tunelamento, a indústria de semicondutores desenvolveu um rico conjunto de materiais, arquiteturas de dispositivos e técnicas de design para suprimir suas consequências indesejáveis.

Inovação material

A abordagem mais direta para reduzir o tunelamento é aumentar a altura e largura efetivas da barreira. Dielétricos de alta κ (por exemplo, dióxido de hafnium, HfO[2[]) têm uma constante dielétrica 4-5 vezes maior que SiO[2, permitindo um dielétrico de porta fisicamente mais espessa, mantendo a mesma capacitância (espessura equivalente de óxido, EOT). Esta camada mais espessa reduz exponencialmente a tunelagem de porta. Além disso, as portas metálicas (por exemplo, TiN, TaN) substituem o poli-silício para eliminar os efeitos de polidepleção e melhorar ainda mais o controle de porta. No canal, os materiais com maior massa efetiva para os transportadores – como silicon-germanium (SiGe) para eliminar o túnel de alta.

Outra fronteira material é a introdução de 2D materiais como grafeno e dicogenídeos de metal de transição (por exemplo, MoS2[). A sua natureza atomicamente fina apresenta um novo conjunto de desafios e oportunidades de tunelamento. Por exemplo, MoS[2[] tem uma faixa de banda direta e massa moderada eficaz, permitindo potencialmente a redução de canal final com efeitos de canal curto. No entanto, a resistência ao contato e a integração dielétrica de portas permanecem obstáculos formidável.

Alterações na Arquitetura do Dispositivo

Talvez a estratégia de mitigação mais bem sucedida tenha sido a transição dos transistores planares para arquiteturas tridimensionais. FinFETs[, introduzida no nó de 22 nm (Intel, 2011), cercar o canal em três lados com a porta, proporcionando um melhor controle eletrostático e reduzindo a fuga de fonte para drenagem. A geometria fina da ponta também limita a seção de corte disponível para caminhos de tunelamento. Gate-all-around (GAA) FETs[, também chamada nanofios ou transistores de nanofolhas, estendendo este conceito envolvendo completamente o portal ao redor do canal. Os dispositivos GAA fornecem o melhor controle dos efeitos de canal curto e podem reduzir o oscilamento subthreshold próximo do limite de 60 mV/decade. No entanto, mesmo essas arquiteturas irão eventualmente enfrentar limites de tunelamento em nós sub-5 nm. Silicon-on-in-insor (s) no limite de 60 m/dete][S) para a tecnologia de tune

Técnicas de Processo e Desenho

No nível do circuito, os designers empregam várias técnicas. Doping Halo (implantes de bolso) cria uma concentração de dopagem mais elevada perto da fonte e dreno, reduzindo a largura da barreira nas bordas e suprimindo assim o túnel de origem para a drenagem. Engenharia de tracção[] no canal modifica a estrutura da banda para aumentar a massa do transportador na direcção do transporte, o que reduz a probabilidade de tunelamento. Além disso, cuidado Escalonamento de óxido com dielétricos de alta-k e engenharia de interface[ (por exemplo, formando uma fina probabilidade de tunelamento SiO]2[F:9]] camada interfacial abaixo de HfO[2)]] (por correção de erros).]) pode reduzir os sistemas de tuneamento.

Além da supressão: Arqueamento de túneis para dispositivos novos

Embora o tunelamento seja visto como um fator limitante, ele também permite vários novos conceitos promissores de dispositivos que poderiam estender a Lei de Moore ou oferecer funcionalidades totalmente novas.

Transístores de efeito de campo (TFET)

Os TFET exploram túneis banda a banda em vez de emissão termiônica para alternar. Como o tunelamento é um filtro de energia afiado, os TFETs podem alcançar oscilações de sublimiar abaixo de 60 mV/década à temperatura ambiente, permitindo potencialmente uma operação de ultra baixa tensão. O desafio consiste em alcançar alta corrente contínua, mantendo uma inclinação sublimiar íngremes. Os TFETs utilizam junções de p-i-n com heteroestruturas (por exemplo, Si-SiGe, materiais III-V) para aumentar a probabilidade de tunelamento. Os investigadores demonstraram TFETs com declives de sub-60 mV/década, mas a movimentação atual permanece inferior à CMOS convencional. Se estes obstáculos puderem ser superados, os TFETs podem ser usados em aplicações de lógica ultra-low-power e sensores.

Ações de capacidade negativa (FET-NC)

Outro dispositivo emergente utiliza um material ferroelétrico na pilha de portas, criando um efeito de capacitância negativa que amplifica o potencial da superfície. Isso pode reduzir o oscilação do sublimiar abaixo de 60 mV/década sem depender de tunelamento para comutação. No entanto, a própria camada ferroelétrica pode ser sujeita a vazamento de tunelamento se muito fina. Os NC-FETs são uma área em rápido avanço, com potencial para estender a escala CMOS por várias gerações.

Transístores de ponto quântico e de um único elemento

No limite máximo de escala, ] pontos quânticos — ilhas de tamanho nanômetro — podem capturar elétrons únicos, permitindo transistores que operam com apenas alguns elétrons. O túnel é o mecanismo pelo qual os elétrons entram e saem do ponto. Estes dispositivos são extremamente sensíveis e podem ser usados para memórias ultradensas ou lógica quântica. No entanto, eles requerem uma operação criogênica para suprimir flutuações térmicas, limitando sua praticidade atual. Transístores de único-eletronte (SET) são similaresmente limitados em aplicação.

Exploração de túneis em tecnologias de memória

Memória de Flash é o exemplo clássico de exploração de túneis: túneis de elétrons através de um óxido fino para armazenar carga em uma porta flutuante. Como a escala continua, a tunelagem é usada em arquiteturas 3D NAND[, onde camadas de carga e canais polissilicon substituem as portas flutuantes tradicionais. Tunnelagem também subjacente ] memória resistente de acesso aleatório (RRAM) e RAM condutora-ponte (CBRAM), onde a formação e ruptura de filamentos condutores envolve processos mecânicos quânticos. Estas memórias emergentes dependem de tunelamento controlado para obter baixa potência, mudança de alta velocidade.

Perspectivas futuras e o caminho à frente

A indústria de semicondutores está a aproximar-se dos limites físicos fundamentais onde o túnel quântico domina. Os nós de 2 nm e 1,4 nm actualmente em desenvolvimento (esperados por volta de 2025-2030) irão provavelmente empregar arquitecturas GAA com nanofolhas ou dispositivos de forquilha. A integração heterogénea de diferentes materiais de canal (por exemplo, Si para n-tipo, SiGe ou Ge para p-tipo) pode otimizar o equilíbrio entre mobilidade e tunelamento. Além disso, ] FETs complementares (CFETs) stack n- e p-tipo dispositivos verticalmente, reduzindo ainda mais a área, mas introduzindo novos caminhos de tunelamento através de espaçadores interdispositivos finos.

Na frente dos materiais, ]2D semicondutores] como monocamada MoS2[ oferecem uma magreza de canal final (o .65 nm) que reduz drasticamente os efeitos de canal curto, mas eles também enfrentam túneis severos em contatos e através de dielétricos de portão. A integração de dielétricos de alto κ em materiais 2D continua a ser um grande desafio de pesquisa. Entretanto, ]Nanotubos de carbono demonstram excelentes propriedades de transporte e podem ser escalonados para canais sub-10 nm com túneis mínimos devido à sua natureza 1D e ampla gama de bandagem, mas dificuldades de fabricação (placement, quiralidade controle) dificultam a comercialização.

O papel do tunelamento na confiabilidade se tornará ainda mais crítico à medida que os dispositivos se aproximam das dimensões atômicas. Por exemplo, em nós de 3 nm, o óxido de porta pode ser de apenas três a quatro camadas atômicas de espessura, tornando-o vulnerável a eventos de ruptura estocásticos. A modelagem probabilística de defeitos induzidos por tunelamento será necessária para garantir rendimento e vida útil aceitáveis.

Também podemos esperar que o tunelamento desempenhe um papel duplo na computação quântica. Os qubits de spin semicondutor, por exemplo, usam pontos quânticos onde o tunelamento entre pontos medeia interações de troca. Reduzir o tunelamento indesejado ao ambiente (decoerência) é crucial para a fidelidade do qubit. Assim, o mesmo fenômeno que restringe a computação clássica pode permitir o seu sucessor.

Em resumo, o tunelamento quântico não é mais uma curiosidade teórica; é a restrição física dominante em dispositivos semicondutores ultra-escalados. Através de ciência de materiais engenhosos, engenharia de dispositivos e projeto de circuitos, a indústria conseguiu até agora manter o tunelamento sob controle, permitindo que a escala exponencial continue por décadas. A próxima geração de dispositivos exigirá estratégias de mitigação ainda mais agressivas — e uma disposição para abraçar o tunelamento como uma ferramenta, não apenas uma limitação. Como os transistores se aproximam da escala atômica, uma compreensão profunda da mecânica quântica torna-se tão importante quanto a precisão de fabricação.

Para leitura posterior, os seguintes recursos fornecem discussões detalhadas sobre tunelamento em dispositivos semicondutores: