Na busca incessante de menor latência para redes de alta frequência, incluindo 5G, 6G e além, cada microsegundo conta. Embora muita atenção se concentre no acesso ao rádio e processamento de rede central, a camada de transporte óptico muitas vezes abriga atrasos ocultos. O receptor óptico, o componente que converte a luz de volta em sinais elétricos, é um nó crítico onde as escolhas de design podem adicionar ou subtrair microssegundos do atraso de ponta a ponta. Compreender essas nuances de design é essencial para os engenheiros que procuram reduzir a latência sem sacrificar a sensibilidade ou largura de banda.

O papel crítico dos receptores ópticos em redes sensíveis à latência

As redes de alta frequência dependem de fibra óptica para interconexões backhaul, fronthaul e data-center. O receptor óptico fica no ponto final de cada ligação de fibra, encarregado de fotodetecção e recuperação de sinal. Sua velocidade e precisão determinam diretamente a rapidez com que um pacote pode ser extraído do domínio óptico. Mesmo alguns nanossegundos de atraso adicional do receptor podem acumular-se em dezenas de links, empurrando latência total de ponta a ponta acima dos requisitos de aplicação, especialmente para serviços em tempo real, como condução autônoma, cirurgia remota ou automação industrial.

Além da velocidade de conversão bruta, o design do receptor afeta a capacidade de manter taxas de erros de bits baixas sob altas taxas de dados. Qualquer retransmissão causada por erros adiciona latência catastrófica. Portanto, a otimização do receptor deve equilibrar a velocidade de conversão, o desempenho de ruído e o consumo de energia. As seguintes seções dissecam os fatores específicos de projeto que influenciam a latência do sistema.

Fatores de Design Influenciando a Latência do Sistema

Tempo de resposta do fotodetector

O fotodetector — tipicamente um díodo PIN ou fotodiodo avalanche (APD) — é o primeiro contribuinte da latência. O seu tempo de resposta é regido por dois fenómenos: tempo de trânsito e constante de tempo RC. O tempo de trânsito é o intervalo necessário para que os transportadores fotogerados desloquem-se pela região de depleção; ele dita o limite de velocidade intrínseco do material. Para aplicações de alta velocidade, thin camadas de depleção[]] reduzem o tempo de trânsito mas aumentam a capacitância, criando um trade-off.

A capacitância (C) e a resistência à carga (R) formam uma constante de tempo RC que limita a largura de banda 3-dB do detector. Um fotodetector com uma largura de banda de 30 GHz pode teoricamente suportar a sinalização 50 Gbaud, mas qualquer impedância descompasso ou indutância parasitária pode introduzir a ondulação de atraso de grupo, adicionando distorção de fase que se manifesta como latência. Os designs modernos de fotodetectores usam [[FLT: 0]] guiados []] ou [[FLT: 2]] acoplados evanescentemente[[[FLT: 3]] estruturas para alcançar alta largura de banda com baixa capacitância. Por exemplo, os fotodetectores baseados em InP podem alcançar largura de banda acima de 100 GHz, mantendo o atraso de fotodetecção abaixo de 5 ps. No entanto, tais velocidades requerem uma embalagem cuidadosa para evitar a indução de fio de ligação que pode aumentar o tempo de fixação.

Avalanche fotodiodes oferecem maior sensibilidade, mas introduzem ruído de multiplicação e tempo extra de acumulação do portador durante o processo de avalanche. Esta acumulação de avalanche pode adicionar dezenas de picossegundos de atraso, que, quando multiplicados em muitas fases, se torna não negligível. Para ligações ultra-baixas, os fotodiodos PIN são frequentemente preferidos apesar da menor sensibilidade, porque a sua fotoconversão direta introduz praticamente nenhum atraso estocástico.

Eletrônico Front-Fim e Recuperação de Relógio

Após a fotodetecção, a fotocorrente fraca deve ser amplificada e digitalizada. O amplificador de transimpedância (TIA) é a primeira fase ativa. Seu design influencia fortemente a latência: um TIA com um produto de alta largura de banda pode se estabelecer mais rápido, mas qualquer pico ou sobreposição em sua resposta de frequência adiciona variação de atraso de grupo. Além disso, o TIA deve conduzir amplificadores limitantes subsequentes (LAs) ou um conversor analógico-digital (ADC) sem introduzir limitações de taxa de rotação que estiquem as bordas de pulso.

Os circuitos de recuperação de dados e de relógio (CDR) são frequentemente a maior fonte única de latência do receptor. Um CDR normalmente emprega um loop bloqueado por fase (PLL) que trava nas bordas de dados que chegam. A largura de banda do filtro de loop determina a rapidez com que o PLL pode rastrear o jitter, mas também introduz um atraso de fase proporcional à constante de tempo do filtro. Os loops de baixa largura de banda adicionam dezenas de nanossegundos de latência devido ao tempo de fixação necessário para adquirir o bloqueio. Receptores de alto desempenho para o uso de ligações críticas de latência ]recuperação de relógio de loop aberto] ou recuperação de operador de alimentação para a frente do loop[ para contornar o atraso do PLL, ao custo de jitter aumentado. Alguns designs integram o circuito de decisão para reduzir o atraso do loop para um mínimo.

Para receptores coerentes, o processador de sinal digital (DSP) adiciona a maior latência – muitas vezes várias centenas de nanossegundos a vários microssegundos. Uma ligação densa de divisão de comprimento de onda (DWDM) coerente usando a polarização dupla 64-QAM pode exigir centenas de torneiras para compensação de dispersão cromática, cada torneira adicionando um atraso de tubulação. Para combater isso, os filtros de fase mínima] e processamento olhar-a-cabeça] podem reduzir a latência de DSP, mas o trade-off é maior complexidade de hardware.

Equalização e Correção de Erros Avançados

Nas redes de alta frequência, as distorções de sinal devido à dispersão cromática (CD), dispersão do modo de polarização (PMD) e limitações de largura de banda devem ser equalizadas. Um equalizador padrão de alimentação (FFE) com toques K introduz um atraso igual a (K - 1)/2 períodos de símbolos. Para um sistema de 50 GBaud e 31 toques, isto equivale a 300 ps por equalizador. Equalizadores de retorno de decisão (DFEs) evitam linhas de atraso com o toque, mas introduzem latência de feedback que cresce com o número de toques.

Correção de erro de frente (FEC) é outro contribuinte de latência substancial. Um FEC de decisão difícil típico (por exemplo, RS(544,514)) adiciona uma latência de várias dezenas de microsegundos devido ao processamento iterativo do decodificador e profundidade do buffer. FEC de decisão suave, usado em sistemas coerentes, pode exceder 10 μs. Para minimizar o atraso da FEC, os designers de rede empregam ] códigos FEC de baixa latência[] como códigos de escada ou códigos de produto com profundidade interleaver reduzida. Algumas aplicações, como ligações intra- data-centro, podem renunciar a FEC completamente, dependendo da alta relação sinal-ruído (SNR) de ligações de curto alcance para alcançar o funcionamento livre de erros sem a penalidade de latência.

Impacto da Arquitetura do Receptor na Latência

A escolha entre detecção direta e detecção coerente tem um impacto maior na latência. A detecção direta (também chamada IM/DD – modulação de intensidade/detecção direta) é inerentemente mais simples: o fotodíodo detecta diretamente a intensidade do sinal óptico, exigindo apenas um TIA e um circuito de recuperação de relógio. A ausência de um oscilador local (LO) e recuperação complexa de fase/frequência significa que toda a cadeia receptora pode ser implementada com componentes analógicos e DSP mínimo. Esta arquitetura normalmente atinge latência de ponta a ponta abaixo de 100 ns, tornando-o ideal para ligações de curto alcance (≤10 km) em interconexões de 5G fronthaul ou intra-rack.

A detecção coerente, por outro lado, usa um LO para misturar o sinal de entrada, recuperando tanto a amplitude quanto a informação de fase. Isto permite maior eficiência espectral e maior alcance, mas força o receptor a realizar uma estimativa de desvio de frequência maciça DSP – estimativa de frequência, recuperação de fase portadora, equalização de CD e compensação PMD. Receptores coerentes de ponta usando ASICs 7-nm podem ter latências DSP de 200-400 ns por estágio, acumulando-se em 1-2 μs para uma ligação completa. Para redes submarinas de longo curso, esta latência é aceitável; para aplicações 5G sensíveis à latência, é proibitiva.

Os receptores de linha de coerência são um compromisso emergente. Eles aplicam um subconjunto do DSP completo (por exemplo, apenas compensação de dispersão cromática e recuperação básica do portador) e usam formatos de modulação mais simples como DP-QPSK. Ao reduzir o número de torneiras e pular FEC, esses receptores podem reduzir a latência para algumas centenas de nanosegundos, mantendo algumas vantagens coerentes para alcances mais longos. A chave é que a arquitetura deve ser compatível com o orçamento de latência da aplicação.

Fotônicos integrados e co-pacote

Componentes ópticos discretos conectados por ligações de arame e pigtails de fibra introduzem capacitância parasitária e indutância que degradam largura de banda e adicionam atraso. Receptores fotônicos integrados, como os circuitos integrados fotônicos de silício (SiPh) ou fosforeto de índio (InP) (PICs), eliminam muitos desses parasitários por integração monolítica do fotodetector, modulador e até mesmo o TIA em um único chip. O comprimento reduzido da interconexão reduz o atraso de propagação elétrica e melhora a integridade do sinal.

O co-pacote óptico, onde o motor óptico é colocado diretamente ao lado do interruptor ASIC, reduz ainda mais a latência eliminando os traços da placa de circuito impresso que conectam o receptor ao SerDes. Empresas como IEEE 802.3 Além de 10 km e o OIF (Optical Internetworking Forum)[ estão dirigindo padrões para ópticas co-pacotadas que prometem cortar latência de interface por centenas de picosegundos por link. Para redes de alta frequência, cada picosegundo salvo na interface receptor reduz o buffering global necessário na rede.

Estratégias para minimizar a latência no design óptico do receptor

Os engenheiros podem aplicar várias técnicas de concreto para reduzir a latência do receptor sem comprometer outras métricas de desempenho. Abaixo está um resumo de estratégias comprovadas, agrupadas por domínio de projeto.

Otimizações de Nível de Componentes

  • Selecionar fotodetectores com o tempo de trânsito mais rápido para a taxa de dados alvo. Os detectores unifotônicos (por exemplo, UTC-PD) exibem tempos de trânsito muito baixos (subpicosegundo) e são ideais para sistemas >100 Gbaud.
  • Minimizar a capacidade de entrada de TIA usando transistores bipolares de heterojunção (HBTs) com alta fT e fmax. Um TIA com uma largura de banda de 3-dB 70% da taxa de baud pode proporcionar uma fixação suficiente sem sobreposição.
  • Use amplificadores limitantes com baixa variação de atraso de grupo. Evite projetos multiestágios, a menos que absolutamente necessário; cada estágio adiciona aproximadamente 10-20 ps de atraso.
  • Integre o CDR no equalizador de alimentação para a frente para eliminar o tempo de aquisição do PLL. Receptores de modo de explosão para aplicações altamente sensíveis à latência podem usar uma arquitetura “nunca-toma-trava” que descarta os primeiros bits, mas alcança um tempo de bloqueio quase zero.

Arquitetura e Escolhas de Nível de Sistema

  • Favoreça a detecção direta sobre detecção coerente para ligações onde a eficiência espectral não é o fator limitante. Em frentelaul 5G com 10 km de alcance, IM/DD continua a ser o campeão de baixa latência.
  • Empregue o FEC mínimo e escolha códigos de baixa latência, como códigos de escada com comprimentos de bloco curtos (por exemplo, 64×64). O tecido do centro de dados Apple M1 usa um FEC de baixa latência proprietário que adiciona apenas 50 ns.
  • Reduzir a complexidade do DSP usando equalizadores adaptativos que desligam dinamicamente as torneiras para canais com baixa dispersão. Os equalizadores baseados em aprendizagem de máquina podem podar contagens de torneiras em mais de 50% sem piorar as taxas de erro.
  • Use o impulso óptico pré-amplificador (por exemplo, amplificador de fibra dopado com erbium) no receptor para melhorar o SNR, permitindo assim formatos de modulação mais simples e menos estágios de DSP.

Melhorias de embalagem e interconexão

  • Adotar a ligação flip-chip para o fotodetector ao chip TIA, reduzindo a indutância bond-wire para menos de 50 pH. Isto melhora a largura de banda em >30% em comparação com a ligação de fio.
  • Implementar via-sílico (TSVs) no PIC para trazer sinais verticalmente para o pacote, reduzindo o comprimento do traço e o atraso.
  • Use substratos de RF de baixa perda (por exemplo, Rogers 4003) para o módulo receptor minimizar a perda dielétrica que pode retardar as bordas do sinal e aumentar a latência efetiva devido ao ISI.

Estas estratégias não são mutuamente exclusivas; um receptor bem otimizado muitas vezes combina várias. Por exemplo, um módulo coerente de 400 ZR visando baixa latência pode usar um UTC-PD, um SiPh PIC com TSVs, um CDR com arquitetura de alimentação-avançamento, e uma escada leve FEC. A latência resultante pode ser inferior a 500 ns, competitivo com muitos links de detecção direta.

Tendências futuras: Arquiteturas de receptor de ultra-baixa-latency

Como as taxas de dados ultrapassam 1 Tbps por comprimento de onda, as restrições de latência irão aumentar ainda mais. Os investigadores estão a explorar várias vias promissoras. Detecção de nível de fotografia utilizando díodos de avalanche monofotónico (SPADs) podem teoricamente atingir zero tempo morto, mas o actual jitter de SPAD (>100 ps) limita o uso prático. Os fotodetectores de cavidade de ressonância[] com camadas de absorção extremamente finas podem reduzir o tempo de trânsito para sub-0,5 ps, enquanto fotodetectores plasmónicos] prometem a operação a velocidades superiores a 500 GHz através da injecção de electrões quentes.

No lado eletrônico, ] equalização analógica combinada com ] processamento de sinal óptico de todos os tipos pode eliminar totalmente o DSP. Por exemplo, usando a mistura de quatro ondas ou modulação em fase cruzada em fibras ópticas não lineares para realizar compensação de dispersão antes da fotodetecção poderia evitar a latência induzida pelo DSP. A comunidade integrada de micro-ondas está desenvolvendo ativamente filtros on-chip que podem igualar e recuperar o tempo de tempo opticamente, com atraso total inferior a 10 ps.

A crescente adoção de comutação de circuito óptico] em redes de datacenter de alta frequência também coloca novas demandas na latência do receptor. Aqui, o receptor deve bloquear rapidamente uma explosão de dados provenientes de uma fonte diferente sem um preâmbulo longo ou sequência de treinamento. Receptores de modo de explosão com controle de ganho automático rápido (AGC) e aquisição rápida de CDR estão sendo padronizados pelo grupo ITU-T G.698.2[ e FlexEthernet do OIF. Estes receptores podem conseguir travar em menos de 10 ns, permitindo a latência por comprimento de onda abaixo de 1 μs para a camada óptica.

Conclusão

O design do receptor óptico é um determinante primário da latência do sistema em redes de alta frequência. Do tempo de trânsito do fotodetector até a profundidade do gasoduto DSP, cada componente adiciona um atraso fracionário que deve ser cuidadosamente gerenciado. Ao selecionar materiais fotodetectores apropriados, otimizando a interface eletrônica, escolhendo a arquitetura correta (detecção direta vs. coerente), e empregando equalização de baixa latência e FEC, os engenheiros podem alcançar latência óptica de ponta a ponta nas dezenas de nanosegundos a microsegundos baixos. À medida que as demandas da rede aumentam, inovações em fotônicas integradas, ópticas co-embaladas e processamento óptico tudo continuará a empurrar a fronteira de latência para baixo. Para os engenheiros que constroem a próxima geração de sistemas 5G e 6G, entender esses descomercialismos não é opcional – é essencial para fornecer a comunicação ultra-religível e de baixa latência que o mercado espera.