Compreender os fundamentos da sintaxe e estrutura de Vhdl para iniciantes

Palavras-chave e identificadores reservados

O VHDL define um conjunto de palavras-chave reservadas que não podem ser usadas como identificadores de utilizador (por exemplo, ]entidade, arquitetura, sinal, porto, início, fim, processo, função, variável, constante, se, então, caso contrário, caso, para, enquanto ). Os identificadores devem começar com uma letra e podem conter letras, dígitos e sublinhados. Eles não podem terminar com um sublinhado ou ter dois sublinhados consecutivos. Exemplo identificadores válidos: , , .

Observações

Comentários em VHDL são denotados por dois hífens consecutivos . Tudo depois na mesma linha é ignorado pelo compilador. Comentários de várias linhas não são oficialmente suportados, mas você pode similhá-los colocando no início de cada linha. Comentários são críticos para documentar o propósito de sinais, portas e processos.

Declarações e pontos e vírgulas

Cada instrução em VHDL termina com um ponto- e- vírgula (). Isto inclui declarações de entidade, corpos de arquitetura, atribuições de sinal, declarações de processo e atribuições de sinal concomitantes. Omitir um ponto- e- vírgula é um dos erros de principiante mais comuns. Também, VHDL usa traços duplos para comentários e aspas únicas[[] para literais de caracteres (por exemplo, ], ]) versus aspas duplas para strings (por exemplo, ]).

Componentes Principais da VHDL: Entidade, Arquitetura, Sinais e Processos

Para projetar qualquer coisa em VHDL, você deve entender quatro blocos fundamentais de construção: ]entidades, arquiteturas[, sinais, e processos[. Cada projeto é essencialmente uma caixa preta (entidade) com uma descrição interna detalhada (arquitetura) que usa sinais para ligar componentes e processos para descrever lógica sequencial ou combinacional.

Entidade: A Interface da Caixa Preta

Uma entidade ] declara a interface externa de um componente de hardware. Ela especifica todas as portas [ — as entradas e saídas — juntamente com a sua direcção (in, out, inout) e o seu tipo de dados. A entidade não descreve qualquer lógica interna; ela só diz ao mundo exterior como se ligar ao componente.

entity and_gate is
 port (
 a : in std_logic;
 b : in std_logic;
 y : out std_logic
 );
end entity and_gate;

Neste exemplo, a entidade tem três portas: duas entradas (, ) e uma saída (, todo o tipo . O tipo é um sistema lógico padrão de nove valores definido no pacote . É o tipo mais usado para sinais digitais, porque suporta valores como , , (alta impedância), (desconhecido), e muito mais.

As entidades também podem incluir generics para tornar o design parametrizável. Por exemplo, você pode definir um genérico que controla a largura de um barramento. Este é um tópico mais avançado, mas vale a pena notar cedo.

Arquitetura: A Implementação Interna

Uma arquitetura[] define o comportamento real da entidade. Pode ser escrita em vários estilos: comportamental[ (usando processos e instruções sequenciais), [estrutural (instanciando componentes de nível inferior), ou [fluxo de dados[[ (usando atribuições de sinais concomitantes). Cada arquitetura está associada a uma entidade específica, e podem existir várias arquiteturas para a mesma entidade (por exemplo, uma para simulação, uma para síntese).

A arquitetura começa com a palavra-chave , seguida pelo nome da arquitetura, a palavra-chave , o nome da entidade e . Depois vêm as seções de declaração (para sinais, constantes, componentes) e, finalmente, a palavra-chave seguida das instruções concomitantes. A arquitetura termina com ou .

architecture behavioral of and_gate is
begin
 y <= a and b;
end architecture behavioral;

Aqui, a atribuição de sinal concorrente único continuamente conduz a saída. Como VHDL é inerentemente concorrente, esta linha corre para sempre, atualizando ] sempre que ] ou muda. Esta é a essência da descrição de hardware: instruções executadas em paralelo, não sequencialmente como um programa de software.

Sinais: Os fios que conectam tudo

Os sinais representam fios físicos, ônibus ou nós internos em um circuito. São declarados na seção de declaração da arquitetura (ou em pacotes, entidades ou blocos). Os sinais devem ser atribuídos com o operador , que é o operador de atribuição de sinal (diferente da atribuição de variáveis )]. As atribuições de sinal atualizam-se após um atraso delta, que é um conceito VHDL usado para modelar a propagação real de sinais.

signal internal_net : std_logic;
…
internal_net <= a and b; -- concurrent assignment
y <= internal_net;

Os sinais podem ser de qualquer tipo de dados – , , , , etc. Usar para ônibus é comum: . O uso de versus afeta a ordenação de bits. A maioria dos designers usa ] para numeração de grandes dimensões (a maioria significativa no índice mais alto).

Processos: Descrevendo Comportamento Sequencial

Um processo é um bloco de instruções sequenciais que executa em resposta a alterações em sinais em sua lista de sensibilidade. Dentro de um processo, você pode usar , , , loops e atribuições variáveis. Isto permite- lhe modelar a lógica sequencial, como flip-flops, contadores e máquinas de estado. Cada processo também introduz um conceito de ciclos delta e instruções de espera[ para o controle de tempo.

Um flip-flop simples tipo D com reset assíncrono pode ser escrito como:

process (clk, rst) is
begin
 if rst = '1' then
 q <= '0';
 elsif rising_edge(clk) then
 q <= d;
 end if;
end process;

A lista de sensibilidade diz ao simulador para acordar este processo sempre que ou muda. Dentro do processo, a natureza sequencial significa que as declarações são avaliadas em ordem – mas as atribuições de sinal ainda usam e atualização após a suspensão do processo, razão pela qual a modelagem de processo requer cuidado para evitar falhas não intencionadas.

Estrutura VHDL da amostra: Um desenho completo

Vamos juntar tudo com um exemplo mais detalhado: um multiplexador 2- para- 1 (MUX) com uma linha seleccionada. Este desenho mostra como usar entidades, arquitecturas, sinais e processos num único ficheiro. O MUX seleciona entre duas entradas de 8- bits com base numa única linha seleccionada.

-- 8-bit 2-to-1 Multiplexer
library ieee;
use ieee.std_logic_1164.all;

entity mux2to1 is
 port (
 a, b : in std_logic_vector(7 downto 0);
 sel : in std_logic;
 y : out std_logic_vector(7 downto 0)
 );
end entity mux2to1;

architecture behavioral of mux2to1 is
begin
 process (a, b, sel) is
 begin
 if sel = '0' then
 y <= a;
 else
 y <= b;
 end if;
 end process;
end architecture behavioral;

Este código introduz vários novos conceitos:

• Cláusulas de biblioteca e de uso: e são necessárias no topo de cada arquivo de design que usa ou . A biblioteca especifica uma biblioteca de design, e a cláusula de uso traz o pacote ao escopo.
• Portas de vetor: As entradas e são — um barramento de 8 bits. A saída ] é a mesma largura.
• Processo com múltiplas entradas: A lista de sensibilidade inclui , ] e porque a saída depende de todos os três.
• Se a instrução dentro do processo: O é uma instrução sequencial que só pode aparecer dentro de um processo ou subprograma.

Este exemplo é sintetizado (pode ser transformado em hardware real) porque a lógica é puramente combinacional. O processo descreve um MUX, que toda ferramenta de síntese reconhece.

Regras de sintaxe VHDL chave Cada Iniciante deve saber

Além dos componentes básicos, VHDL tem várias regras sintáticas que capturam recém-chegados desprevenidos. Dominar estes cedo vai economizar horas de depuração.

1. Tipo forte

VHDL é fortemente digitado, o que significa que você não pode atribuir diretamente um sinal de um tipo a outro, mesmo que eles sejam semelhantes (por exemplo, ] a ). Você deve usar funções de conversão de tipo (, , etc.) ou explicitamente fundidos com []. Esta rigidez evita descompassos acidentais e torna os projetos mais robustos.

2. A Diferença Entre e (Concorrente vs Sequencial)

Fora de um processo, você pode usar uma atribuição de sinal condicional com :

y <= a when sel = '0' else b;

process (clk) is
 variable temp : std_logic;
begin
 if rising_edge(clk) then
 temp := a and b; -- variable updates immediately
 y <= temp; -- signal updates after process suspension
 end if;
end process;

u_mux : entity work.mux2to1
 port map (
 a => data_a,
 b => data_b,
 sel => select_line,
 y => mux_out
 );

[[FLT: 0]]Generics permite que você passe constantes para uma entidade, tornando o design escalável sem reescrever o código. Por exemplo, um N-bit genérico MUX:

entity generic_mux is
 generic (
 WIDTH : positive := 8
 );
 port (
 a, b : in std_logic_vector(WIDTH-1 downto 0);
 sel : in std_logic;
 y : out std_logic_vector(WIDTH-1 downto 0)
 );
end entity;

Ao instanciar, você pode sobrepor através do mapa genérico:

generic map (WIDTH => 16)

Compreensão de Declarações Concorrentes e Sequenciais

A VHDL tem duas categorias principais de afirmações:

• Execução simultânea : Executar ao mesmo tempo, em paralelo. Eles incluem atribuições de sinal simples (, atribuições de sinal condicionais (, instanciações de componentes e gerar declarações.
• Executa-se uma após a outra, dentro de um processo, função ou procedimento. Eles incluem , , , , e atribuição variável.

architecture rtl of fsm is
 type state_type is (idle, run, done);
 signal state, next_state : state_type;
begin
 -- Sequential register
 process (clk, rst) is
 begin
 if rst = '1' then
 state <= idle;
 elsif rising_edge(clk) then
 state <= next_state;
 end if;
 end process;

 -- Next-state logic
 process (state, input) is
 begin
 next_state <= state; -- default to prevent latches
 case state is
 when idle =>
 if input = '1' then
 next_state <= run;
 end if;
 when run =>
 if input = '0' then
 next_state <= done;
 end if;
 when done =>
 next_state <= idle;
 end case;
 end process;
end architecture;