O papel crítico dos protocolos seriais no design moderno do PCB

Na eletrônica contemporânea, a capacidade de mover dados em alta velocidade entre componentes é não negociável. Protocolos de comunicação serial como PCI Express (PCIe) e Universal Serial Bus (USB) tornaram-se a espinha dorsal deste movimento de dados, permitindo que tudo, desde SSDs rápidos a conexões periféricas versáteis. Para engenheiros, o desafio não é apenas selecionar esses protocolos, mas integrá-los em um layout de placa de circuito impresso que preserva a integridade do sinal e oferece desempenho confiável. Um PCB mal projetado pode transformar uma interface de alta velocidade em uma fonte de falhas intermitentes, corrupção de dados ou interferência eletromagnética. Este artigo fornece um guia prático detalhado para incorporar PCIe e USB em seus layouts PCB, cobrindo tudo, desde teoria fundamental até estratégias avançadas de roteamento.

Se você está projetando um módulo IoT compacto ou uma placa-mãe de servidor complexo, os princípios de impedância controlada, roteamento de par diferencial e aterramento adequado se aplicam universalmente. Nós exploraremos os requisitos específicos de PCIe Gen4/Gen5 e USB 3.x/USB4, e como traduzir essas especificações em uma placa manufacturável de alto desempenho. Até o final, você terá um quadro claro para lidar com design serial de alta velocidade com confiança.

Compreender os protocolos PCIe e USB em profundidade

Antes de mergulhar em regras de layout, é essencial apreciar as características elétricas de cada protocolo. Ambos dependem de sinalização diferencial, onde os dados são transmitidos sobre um par de fios com tensões iguais e opostas. Isso oferece excelente imunidade de ruído e ajuda a manter a integridade do sinal em altas frequências. No entanto, as semelhanças terminam aí.

PCI Express: Grupos de Arquitetura e Sinal

PCIe é um barramento serial ponto- a- ponto que usa faixas dedicadas, cada uma consistindo de um par de transmissão e um par de recepção. Uma faixa é um canal diferencial full- duplex. Os sistemas modernos usam várias faixas (x1, x4, x8, x16) para escalar largura de banda. Para uma pista PCIe Gen4, a taxa de dados é 16 GT/ s (gigatransfers por segundo), exigindo uma impedância de traços de 85 ohms diferencial (ou 100 ohms para aplicações legadas). O protocolo inclui sinais adicionais como PERST (redefinição), REFCLK (referência de reference clock) e WAKE, que também necessitam de uma rutura cuidadosa. O desafio de disposição chave é manter o controle de impedância em toda a rota do controlador para o conector, através de vias e camadas de placa. Ao contrário do USB, PCIe exige frequentemente uma correspondência rígida entre o par diferencial (normalmente menos de 5 pskew) e entre pistas num grupo multi- lane.

USB: De USB 2.0 para USB4 e Thunderbolt

USB 2.0 usa um par diferencial único (D+/D-) com uma taxa de dados de 480 Mbps e 90 ohms impedância diferencial. USB 3.x introduz pares SuperSpeed (SSTX e SSRX) operando em 5 GT/s (USB 3.2 Gen 1) ou 10 GT/s (USB 3.2 Gen 2), cada um necessitando de impedância diferencial de 90 ohms. USB4 e Thunderbolt 3/4 usam o conector USB-C e operam em até 40 Gbps, com base na mesma camada elétrica que PCIe, ou seja, 85 ohms impedância diferencial para os caminhos de alta velocidade. Um design USB-C deve lidar com vários tipos de sinais: USB 2.0, SuperSpeed pares, Sideband use (SBU) e canais de configuração (CC) sinais. O conector em si é pequeno e de alta densidade, fazendo rompimento roteamento particularmente desafiador. Designers deve prestar atenção ao roteamento dos pares SuperSpeed para evitar o cruzamento entre as linhas USB 2.0 e manter a impacção adequada.

Considerações-chave para o desenho do PCB: Da teoria ao layout

A tradução de requisitos elétricos em decisões de layout físico é onde a verdadeira perícia é necessária. Abaixo estão os fatores críticos que devem ser abordados durante a fase de projeto.

Controle de Impedância: Fundação de Design de Alta Velocidade

A impedância controlada não é opcional. A impedância característica de um traço é determinada pela sua largura, pela sua distância ao plano de referência e pela constante dielétrica do material PCB. Para PCIe, o alvo de impedância diferencial é de 85 ohms (com uma tolerância típica de ±10%). Para USB 3.x, é de 90 ohms. A sua casa de fab PCB deve fornecer cupons de impedância para cada empilhamento de camadas para verificar isto. Use um solucionador de campo (como Polar Si8000 ou HyperLynx) para calcular a geometria de traços necessária para o seu empilhamento específico. Por exemplo, numa placa padrão de 4 camadas com uma espessura de 0,062", um par diferencial de micro- rasteira com 5 mil de largura de traço e 7 mil de espaçamento (deamento entre a borda) poderá atingir 90 ohms, mas os valores exactos dependem do material de preparação e do peso de cobre.

Especifique sempre o requisito de impedância no seu desenho de fabricação. Considere também o impacto da máscara de solda. A máscara de solda reduz ligeiramente a impedância, de modo que os seus cálculos de pré- máscara devem ser responsáveis por isto. Uma boa regra é desenhar uma impedância 2-3 ohm superior ao alvo para compensar o efeito da máscara de solda. Para mais detalhes sobre o controle de impedância, consulte Guia de Instrumentos de Polo sobre impedância controlada.

Integridade do Sinal: Reflexões, Intersecção e atenuação

Cada descontinuidade na linha de transmissão provoca uma reflexão. Vias, conectores e alterações na largura do traço criam todas as incompatibilidades de impedância. Para sinais de alta velocidade, minimize o número de vias. Quando as vias são inevitáveis (por exemplo, para alterações de camada), use uma técnica de retrorrefuração para remover o toco não utilizado, que, de outra forma, funciona como uma cavidade de ressonância. Mantenha o comprimento da via abaixo de 12 milhões para 16 sinais Gbps. Crosstalk pode ser gerenciado aumentando o espaçamento entre pares diferenciais adjacentes. Uma regra comum é manter o espaçamento entre dois pares diferenciais, pelo menos, 5 vezes a largura do traço. Além disso, evite rotejar sinais de alta velocidade paralelos a linhas de relógio ou outros traços ruidosos para mais de 1 polegada. Use um plano de terra entre camadas para isolar sinais sensíveis.

A atenuação torna-se significativa em altas frequências. As perdas dielétricas aumentam com a frequência, portanto, para traços longos de PCIe (mais de 8 polegadas), considere usar um laminado de baixa perda como Megtron 6 ou Isola Tachyon. O orçamento de perda de inserção para um canal PCIe Gen4 é tipicamente em torno de 20 dB. Os designers devem simular todo o canal do driver para o receptor, incluindo o conector, para garantir a conformidade.

Aterramento e Regresso de Caminhos

Um plano de terra sólido e contínuo é essencial para sinais de alta velocidade. O plano de terra fornece uma rota de retorno de baixa indutância para os sinais diferenciais. Qualquer lacuna ou divisão no plano de terra força a corrente a encontrar uma rota alternativa, criando uma antena de loop grande que irradia EMI e degrada a qualidade do sinal. Nunca roteie um par diferencial de alta velocidade sobre uma divisão no plano de terra. Se você precisa mudar de planos de referência (por exemplo, de cobre para plano de terra superior na camada 2, em seguida, para o plano de potência na camada 4), coloque pontos de pontos perto do sinal para fornecer um caminho de retorno. Para placas de várias camadas, atribua pelo menos uma camada interna inteira como plano de terra sólido. Não use o plano de potência como referência para sinais de alta velocidade, a menos que esteja bem desacoplado e tenha uma baixa impedância.

Combinação de comprimento do traço e controle de inclinação

Para os pares diferenciais, os dois traços devem ser combinados em comprimento com alguns picosegundos de inclinação. Isto garante que o sinal diferencial permanece equilibrado. Para o PCIe Gen4, o desvio intra- pare deverá ser inferior a 5 ps, o que corresponde a aproximadamente 30- 35 mils de descompasso de comprimento (dependendo do atraso de propagação). Use padrões de meandro (trombone) para ajustar o comprimento do traço mais curto. Faça as curvas suaves (rádio de pelo menos 3x a largura do traço) para evitar descontinuidades de impedância. Para os autocarros multi- pistas como PCIe x4 ou x8, o skew inter- lane também é importante. O PCIe normalmente requer que o skew total entre as faixas seja inferior a 0, 15 UI (intervalo de unidade), que em 16 GT/ s é de 9,4 ps. Isto significa que todas as faixas devem ser roteadas para comprimentos semelhantes (dentro de alguns milhares de milímetros).

Para USB 3.x, o skew intra-pares para os pares SuperSpeed deve ser inferior a 5 ps, e os dois pares SuperSpeed (SSTX e SSRX) devem ser combinados com dentro de 100 mils para evitar o skew no conector. USB 2.0 D+/D- é mais indulgente, mas combiná-los com dentro de 50 mils ainda reduz o ruído de modo comum.

Dicas de roteamento para PCIe e USB: Técnicas Práticas

Com os fundamentos em vigor, vamos focar no processo de roteamento real. O objetivo é criar um caminho que preserve a qualidade do sinal do controlador para o conector.

Regras de Roteamento de Par Diferenciais

  • Acoplamento: Rota os dois traços de um par diferencial tão próximo quanto possível (tipicamente 5-8 mils borda-a-borda) para manter o acoplamento apertado. Isso reduz a radiação de modo comum e melhora a imunidade ao ruído.
  • Espaçamento constante: Mantenha o mesmo intervalo entre o par durante toda a rota. Qualquer variação no espaçamento altera a impedância diferencial. Quando você digitar uma almofada de conector ou uma almofada via, o acoplamento muda. Use uma fita de impedância para ampliar gradualmente o espaçamento perto da almofada.
  • Evite as curvas de 90 graus: Use curvas chanfradas de 45 graus ou arcos curvos com um raio de pelo menos 3x a largura do traço. Os cantos afiados criam uma descontinuidade capacitiva e aumentam os reflexos.
  • Mantenha as zonas: Não roteie outros sinais (especialmente relógios ou I2C) dentro de 50 mils de um par diferencial. Estes sinais agressores podem acoplar-se no par e causar nervosismo.

Stackup de Camada e Estratégia Via

Para PCIe Gen3 e superior, use um empilhamento de camadas que fornece um plano de referência sólido adjacente a cada camada de sinal. Um empilhamento típico de 4 camadas é: Sinal (topo) – Ground – Power – Signal (bottom). As camadas superior e inferior são usadas para rotear sinais de alta velocidade, com o plano de terra adjacente fornecendo o caminho de retorno. Para placas mais complexas (8+ camadas), use um empilhamento simétrico para evitar a página de guerra durante a fabricação.

O design é crítico. Use o menor através de broca que é manufacturável (geralmente broca de 8-10 mil, almofada de 16-18 mil) para reduzir através de capacitância e indutância. Para PCIe Gen5 a 32 GT/s, considere usar microvias (laser-drilled) com uma broca de 4 mil para minimizar os efeitos do toco. Coloque um solo próximo a cada sinal via (dentro de 30 mils) para fornecer um caminho de retorno de baixa indutância. Se você tiver uma camada de transição de par diferencial, use um par de vias de solo (uma para cada sinal via) para manter o acoplamento.

Colocação e roteamento do conector

Coloque os conectores na borda da placa para minimizar a distância ao cabo e reduzir a EMI. Para USB- C, o conector tem 24 pinos e os pares de alta velocidade estão localizados no centro do conector. A área de ruptura é muito congestionada. Roteie os pares SuperSpeed nas camadas externas para evitar através de tocos. Use os pares A/B D+ e D (USB 2.0) nas camadas internas, se possível. Para conectores de borda PCIe (como em uma placa gráfica), os traços devem ir do controlador para os dedos de ouro com o comprimento mínimo. Use um padrão de leque que corresponda ao pinout do conector e evite atravessar pistas.

É frequentemente útil referir-se à especificação USB 3.2 para recomendações de fuga exatas, ou à especificação de base PCIe para atribuição de faixas e limites de desvio.

Melhores práticas adicionais para design robusto de alta velocidade

Além das diretrizes de layout principais, várias práticas suplementares podem melhorar significativamente a confiabilidade de seu design.

Integridade de energia e dissociação

Os transientes de alta velocidade desenham grandes picos de corrente. Coloque os condensadores de desacoplamento próximos dos pinos de alimentação do controlador e do conector. Para PCIe, use um capacitor de massa (10- 100 μF) e vários condensadores de alta frequência (0, 1 μF e 0,01 μF) em um padrão de grade perto dos pinos de alimentação. Use condensadores de baixa ESL (indutância em série equivalente) em pacotes 0402 ou 0201. O plano de potência deve ter uma baixa impedância em uma ampla faixa de frequência. Use ferramentas de simulação de Integridade de Potência (PI) como Sigrity ou HyperLynx PI para verificar se a onda de tensão permanece dentro das especificações (normalmente ±3% para PCIe).

Proteção e Filtragem de ESD

Os conectores USB são expostos a descargas eletrostáticas (DES) de cabos e toque humano. Coloque díodos TVS nas linhas D+/D- e SuperSpeed perto do conector. Escolha um TVS com baixa capacidade (menos de 0,5 pF) para evitar a integridade degradante do sinal. Para USB 2.0, os estrangulamentos de modo comum são frequentemente usados para suprimir ruídos de modo comum, mas podem ser omitidos se o layout for cuidadoso. Para USB 3.x e PCIe, evite estrangulamentos de modo comum nos pares de alta velocidade, porque introduzem perda de inserção inaceitável.

Simulação antes da fabricação

Dois tipos de simulação são essenciais: integridade do sinal (SI) e compatibilidade eletromagnética (EMC). Use uma ferramenta SI como o Ansys HFSS ou Keysight ADS para modelar o canal do driver para o receptor. Simule o perfil de impedância do domínio do tempo (TDR) e diagrama de olhos. Para PCIe Gen4, a abertura dos olhos deve ser de pelo menos 0,3 UI e o jitter deve estar abaixo de 0,15 UI p- p. Para USB 3.2, a máscara ocular compatível é definida na especificação. A simulação EMC (usando ferramentas como o CST Studio) pode prever emissões irradiadas do tabuleiro e ajudar a localizar estruturas de antenas. Muitas ferramentas CAD PCB agora incluem recursos de análise SI/PI integrados (por exemplo, Designer de Altium com análise SI, ou Cadence Allegro com Sigrity). Use- as.

Para uma análise mais profunda dos fluxos de trabalho de simulação, a página Keysight PCIe design and test solutions fornece recursos valiosos.

Teste e Validação

Uma vez que o tabuleiro seja fabricado, é obrigatório um teste rigoroso. Use um reflectómetro de domínio temporal (TDR) para medir a impedância dos pares diferenciais. Verifique se a impedância está dentro de ± 10% do alvo. Use um osciloscópio com uma sonda de largura de banda elevada (16 GHz para PCIe Gen4) para capturar o diagrama de olhos. Verifique se existe um jitter excessivo ou margem de tensão. Para USB, use um testador de conformidade USB (como o Lecroy Voyager ou o Testes USB de LeCroy de Teledyne) para executar o conjunto de testes de conformidade oficial. Para PCIe, use um analisador de protocolo PCIe ou um analisador de BER (taxa de erro de bits) para confirmar que a taxa de erro de bits está abaixo de 1e-12. As questões comuns que aparecem durante os testes incluem descontinuidades de impedância por via, uma excessiva intersecção cruzada de uma faixa adjacente de alta velocidade ou um ruído de fornecimento de energia. Depurar estas iterativamente, re- layinging the probletic section section.

Gestão térmica

Protocolos de alta velocidade geram calor. O controlador PCIe e o controlador de alimentação USB (PD) podem exigir via térmica sob os pacotes QFN ou BGA. Use uma almofada térmica e ligue a pá exposta a um plano terrestre com múltiplas vias térmicas. Certifique-se de que os traços de alta velocidade não são encaminhados diretamente sobre os pontos quentes para evitar aquecimento adicional que poderia alterar a constante dielétrica do substrato. Para aplicações USB de alta potência PD (100 W), o conector em si pode aquecer, assim fornecer vazamentos de cobre e ventilação no compartimento.

Conclusão: Construindo uma Fundação para Comunicação de Alta Velocidade Confiável

Integrar PCIe e USB em um layout PCB é uma disciplina que combina teoria elétrica com restrições práticas de fabricação. Ao focar no controle de impedância, integridade do sinal, aterramento adequado e roteamento meticuloso, você pode criar um projeto que atenda às rigorosas margens de tempo e ruído exigidas pelos protocolos seriais modernos. As etapas adicionais de simulação e validação garantem que o projeto não é apenas teoricamente sólido, mas também confiável em condições reais.

Cada projeto é único, mas os princípios fundamentais permanecem constantes.Comece com um empilhamento sólido, aplique regras de roteamento rigorosas para pares diferenciais e nunca subestime a importância de um caminho de retorno limpo.À medida que as taxas de dados continuam a subir, o PCIe Gen6 atingirá 64 GT/s, as mesmas melhores práticas se tornarão ainda mais críticas.Dominá-los hoje irá prepará-lo para a próxima geração de design de alta velocidade.