Compreender as Metricas de Desempenho da ADC

Para otimizar o desempenho do ADC para osciloscópios de alta frequência e equipamentos de teste, os engenheiros devem primeiro dominar as principais especificações que definem a qualidade do conversor. Enquanto o artigo original listado taxa de amostragem, resolução, SNR e THD, uma compreensão mais profunda de métricas adicionais – como o número efetivo de bits (ENOB), faixa dinâmica espúrios-livre (SFDR) e relação sinal-ruído-e-distorção (SINAD) – é essencial para aplicações de alta velocidade. ENOB, por exemplo, reflete a resolução real alcançável na presença de ruído e distorção, muitas vezes caindo abaixo da resolução nominal em altas frequências de entrada. Apertura jitter, a incerteza no instante de amostragem, degrada diretamente SNR em frequências acima de algumas centenas de megahertz. Os engenheiros também devem considerar a largura de banda de entrada e a não linearidade inerente do ADC, que pode produzir harmônicos que mascaram pequenos sinais. Uma compreensão sólida dessas métricas, como detalhada em tutoriais como

Estratégias-chave para otimizar o desempenho do ADC

Otimizar o desempenho do ADC em equipamentos de teste de alta frequência requer uma abordagem multifacetada que aborda tanto o conversor em si quanto seus circuitos circundantes. As estratégias a seguir, ampliadas do contorno original, fornecem um quadro abrangente para alcançar a máxima faixa dinâmica, linearidade e fidelidade de medição.

1. Selecionando o ADC direito para o aplicativo

Comece escolhendo um ADC com especificações que excedam os requisitos mínimos da sua medição alvo. Para osciloscópios, a taxa de amostragem deve ser pelo menos o dobro da largura de banda (taxa Nyquist), mas na prática, um fator de três para cinco é comum para capturar formas de onda não-sinusoidais e reduzir artefatos de aliasing. A resolução normalmente varia de 8 a 12 bits para escopos de alta velocidade; bits mais altos reduzem o ruído de quantização, mas aumentam o tempo de conversão e consumo de energia. Avaliar a largura de banda de potência total – a frequência na qual a amplitude da resposta do ADC cai em 3 dB – e garantir que cobre a frequência máxima de sinal que você pretende digitalizar. Considere também o tipo de interface (por exemplo, JESD204B, LVDS) para garantir a transferência de dados de alta velocidade sem gargalos de garrafa. Fabricantes como [[FLT: 0]]Texas Instruments e Analog Devices oferecem ferramentas de pesquisa paramétricas paramétricas paramétricas para correspondência ADCs para requisitos específicos de teste e medição.

2. Melhorar a integridade do sinal através do condicionador

A integridade do sinal começa na ponta da sonda e estende- se à entrada ADC. Use sondas activas com baixa capacidade de entrada e alta largura de banda para minimizar o carregamento. Mantenha o caminho do sinal o mais curto possível; cada milímetro de traços de PCB adiciona indutância e pode criar erros de impedância que causam reflexos e toque. Empregue cabos protegidos e mantenha impedância característica consistente (normalmente 50 ‡ para equipamentos RF). Antes da ADC, um filtro analógico de frente pode incluir frequentemente um amplificador de buffer e um filtro anti- aliasing. A frequência de corte do filtro deve ser definida logo acima da frequência máxima do sinal para rejeitar o ruído fora de banda e evitar o aliasing. Para aplicações de alta frequência, um filtro de quinta ordem ou superior pode fornecer um rolagem nítida, mas tenha cuidado com a distorção de atraso do grupo — use um filtro de fase linear quando a fidelidade do domínio temporal é primordial. Para aplicações de alta frequência, um filtro de alta frequência está disponível em [FLT: 0] Notas de aplicação do KYSight no condicionamento do sinal.

3. Reduzindo Jitter Relógio para SNR mais alto

O jitter do relógio é provavelmente o fator mais crítico que limita o desempenho do ADC em altas frequências. A relação entre jitter e SNR é dada pelo SNR (dB) . O limite teórico do SNR10(1 / (2π fin σt)), onde a fin é a frequência de entrada e σt é o jitter rms. Para um sinal de 1 GHz com jitter de 100 fs, o limite teórico do SNR é de cerca de 64 dB – um valor facilmente degradado pela geração de relógios pobres. Para minimizar o jitter, use um oscilador de ruído de baixa fase (por exemplo, um oscilador de cristal seguido por um limpador de jitter) e mantenha o traço de relógio curto e controlado por impedância. Separe o relógio ADC do ruído de comutação digital, roteando- o numa camada dedicada com um plano de terra. Em sistemas onde múltiplos ADCs estão interligados, reduzindo o jitter torna- jitter ainda mais crítico porque erros entre pistas introduzem erros aleatórios e determinísticos. Considere usar uma distribuição dedicada de relógio com os requisitos de tempo de verificação.

4. Optimizando a fonte de alimentação e aterramento

O componente de alimentação ADC é composto por dois componentes de ruídos de alimentação diretamente na seção analógica da ADC, degradando o SNR e o desempenho espúrio. Use reguladores de baixa descontinuação (LDO) com alta taxa de rejeição de fornecimento de energia (PSRR) para fornecer cada pino de alimentação ADC individualmente. Evite alternar reguladores para trilhos analógicos, a menos que operem longe da frequência de amostragem da ADC e sejam seguidos de filtragem cuidadosa. Separe os planos analógicos e digitais de terra no PCB, conectando-os a um ponto estelar único abaixo da ADC. Desvincular cada pino de alimentação com uma combinação de 10 μF tântalo, 0,1 μF cerâmico e 100 pF capacitores de baixa de indução colocados o mais próximo possível do pino. Para os ADCs de alta velocidade, um bead de ferrita em série com a linha de abastecimento pode suprimir hash de alta frequência de circuitos digitais. Preste atenção ao tampão de referência interno da ADCT:

5. Considerações de layout do PCB para ADCs de alta velocidade

O desempenho ADC de alta frequência é fortemente influenciado pela disposição da placa de circuito impresso. Use uma pilha de placas de quatro camadas ou mais com um plano sólido de terra diretamente sob a ADC. Coloque traços de entrada analógicos na camada superior, cercados por pour de terra, e evite via que introduza indutância. Mantenha os traços de saída digitais longe das entradas analógicas para evitar o cruzamento. Se o ADC tiver uma entrada diferencial, assegure que o par diferencial seja acoplado e combinado com o comprimento para manter a rejeição uniforme. A gestão térmica também é importante: os ADCs que dissipam vários watts requerem via térmica e uma almofada de cobre conectada a uma camada interna de terra. Alguns ADCs de alta velocidade geram efeitos de memória devidos à carga residual de amostras anteriores; uma disposição limpa e a terminação adequada podem atenuar estas não linearidades. Ao interligar vários ADCs num sistema intercalado por tempo, a utilização cuidadosa de sinais de relógio e a redefinir o skew que degradaria o SFDR. Para um guia abrangente, consulte [FT: 0]Analog Devices’ notening para o layout de PCBD- spetion para alta velocidade.

6. Empregando Dithering e Randomização

Dithering é uma técnica em que uma pequena quantidade de ruído (ou um sinal pseudo- aleatório) é adicionada à entrada ADC antes da quantificação. Isto quebra padrões de erro de quantificação coerentes, reduzindo a distorção harmônica e melhorando o SFDR, especialmente para sinais de pequena amplitude. O sinal dither é tipicamente modelado para ser fora de banda e posteriormente subtraído digitalmente. Em equipamentos de teste de alta frequência, o dithering é comumente usado para aumentar a resolução efetiva em 1 a 2 bits. Técnicas de randomização, como a correspondência de elementos dinâmicos (DEM) no DAC de um ADC dobramento, também espalham esporões relacionados com o erro de correspondência pelo espectro. Muitos ADCs modernos incluem motores dither on-chip que podem ser habilitados através de configurações de registro. Para osciloscópios, permitindo dither pode fornecer monitores FFT mais limpos para análise de espectro sem sacrificar o desempenho de tempo- domínio.

7. Calibração e Compensação

Mesmo os ADCs mais bem desenhados sofrem de não-idealidades como offset, ganho de erro e não linearidade. A calibração digital pode corrigir esses erros em tempo real. Muitos ADCs de alta velocidade incluem rotinas de auto-calibração incorporadas que funcionam em potência-up ou quando são desencadeadas por um comando. Para aplicações que exigem alta linearidade, a calibração externa usando tons de referência conhecidos pode ser realizada periodicamente. A deriva de temperatura também afeta o desempenho; alguns sistemas incorporam sensores de temperatura e ajustam os coeficientes de calibração dinamicamente. Em sistemas intercalados, a calibração deve abordar ganhos, deslocamentos e erros de tempo entre canais. Técnicas de calibração cega, que usam propriedades estatísticas do sinal de entrada, estão disponíveis para sistemas onde uma referência conhecida não pode ser inserida. O Tektronix whitepaper on osciloscópio performance checker discute procedimentos de calibração que mantêm a precisão ADC ao longo da vida do instrumento.

8. Arrays ADC intercalados no tempo

Para alcançar taxas de amostragem além do que um único ADC pode fornecer, osciloscópios frequentemente usam uma matriz de CNDs em uma configuração intercalada no tempo (TI-ADC). Cada amostra ADC a uma taxa de fs/N, e os resultados são combinados para produzir uma taxa agregada de CNDs. Embora esta técnica aumente a largura de banda, introduz erros que causam tons espúrios em frequências relacionadas com o padrão de intercalamento. Ganho, compensação e erros de tempo devem ser minimizados através de um design cuidadoso e calibração. Osciloscópios modernos empregam algoritmos de correção em tempo real que medem erros de calibração ou de propriedades estatísticas da entrada. Interlevar também aumenta o ruído porque cada CDC tem seu próprio piso de ruído. Alguns instrumentos usam diterramento e filtragem digital para reduzir esses artefatos. Apesar dos desafios, os CCAs intercalados no tempo permanecem a espinha dorsal de osciloscópios de alta largura, com atuais instrumentos disponíveis comercialmente 8, 16 ou até 80 CCADs paralelos.

Considerações Avançadas para Aplicações de Alta Freqüência

Zonas de sub-amostragem e Nyquist

Para medições de domínio de frequência (por exemplo, análise do espectro), os engenheiros utilizam, por vezes, um subamostramento, onde a taxa de amostragem é inferior ao dobro da largura de banda do sinal, mas o espectro do sinal é dobrado numa zona conhecida de Nyquist. Esta técnica requer um filtro anti- aliasing de alto desempenho para rejeitar sinais de zonas indesejadas. A largura de banda de entrada analógica do ADC deve ser significativamente superior à taxa de amostragem – muitas vezes de três a cinco vezes – para permitir que a cópia dobrada seja capturada sem atenuação. A subamostragem é comum nos osciloscópios de amostragem de RF e nas front-ends de rádio definidos por software (SDR). Contudo, impõe requisitos rigorosos de jitter de relógio porque qualquer incerteza de tempo de amostragem se traduz diretamente em ruído de fase no sinal dobrado. Os engenheiros devem escolher cuidadosamente a zona Nyquist e verificar se o ENOB eficaz do ADC na frequência central da zona atende às necessidades de medição.

Manipulação de erros de cronometragem (Amplie o Jitter e a incerteza de abertura)

Como já foi observado, o jitter de abertura é uma fonte de erro dominante em altas frequências de entrada. Além do jitter de relógio, a incerteza de abertura própria da ADC (a variação dentro do interruptor de amostragem) aumenta o total. Para os ADCs de ponta, o jitter de abertura está nas dezenas de femtossegundos. Ao projetar um sistema de teste, considere usar um amplificador de faixa e de retenção (T/H) com jitter inferior ao próprio ADC, coloque o T/H próximo da entrada da ADC. Alguns osciloscópios incorporam um esquema de gatilho de dupla borda que minimiza o jitter, bloqueando o relógio de amostra para o cruzamento zero do sinal de entrada (por exemplo, para amostragem equivalente em tempo).

Verificação prática e testes

Após a implementação destas estratégias de otimização, verifique o desempenho da ADC utilizando métodos de teste padrão: medir o SFDR com uma onda sine monotomizada, avaliar o SNR e o SINAD sobre a faixa de frequência de entrada e testar a linearidade com um teste de intermodulação de dois tons. Use um gerador de sinal de alta pureza e um filtro passa-banda para garantir que a fonte não mascara o verdadeiro desempenho da ADC. Para osciloscópios, a rotina de autocalibração incorporada normalmente é executada em power-on, mas testes periódicos com uma onda quadrada de referência conhecida (por exemplo, um gerador de pulso de alta velocidade com amplitude e tempo de elevação conhecidos) confirma que a cadeia ADC está funcionando corretamente. Mantenha um registro das tendências de desempenho para detectar a deriva ou degradação precoce. Colaboração com a equipe de engenharia de aplicações do ADC pode fornecer informações sobre problemas quando os resultados são curtos nas especificações de planilhas de dados.

Conclusão

Otimizar o desempenho da ADC para osciloscópios de alta frequência e equipamentos de teste exige uma abordagem sistemática que abranja a seleção de componentes, o condicionamento de sinal, a integridade do relógio, a gestão de energia, a disciplina de layout e calibração avançada. Ao expandir as estratégias fundamentais de escolha da ADC correta, melhorar os caminhos de sinal, usar filtros anti-aliasing e garantir a energia limpa e aterramento, os engenheiros podem alcançar o alcance dinâmico e a fidelidade que as medições modernas de alta velocidade exigem. As técnicas adicionais de dithering, interleaveing e redução precisa do jitter empurram ainda mais os limites do que é possível. À medida que as taxas de amostragem e larguras de banda continuam a aumentar – nas centenas de gigaamostras por segundo – os princípios aqui descritos permanecerão essenciais para extrair cada pedaço de desempenho da cadeia de conversão analógico-digital. As medições confiáveis e repetitivas nos domínios de frequência e tempo dependem de um subsistema ADC bem otimizado, tornando este tópico uma pedra angular do design de instrumentos de alto desempenho.