No design de placas de circuito impresso de alta velocidade (PCB), a integridade do sinal é a base de desempenho confiável. À medida que as taxas de dados entram na faixa gigabit-per-second, cada descontinuidade física ao longo de um caminho de sinal torna-se uma fonte potencial de degradação. Vias — os furos de placas que conectam traços em diferentes camadas — estão entre as descontinuidades mais comuns e mais impactantes. Embora seja necessário para roteamento em placas de múltiplas camadas, via introduz indutância paras e capacitâncias que podem distorcer formas de onda, criar reflexões e aumentar a interferência eletromagnética (EMI). Otimizar através da colocação não é, portanto, apenas uma consideração secundária, mas uma tarefa central na obtenção de transmissão de sinais limpa e robusta. Este artigo expande-se nas estratégias fundamentais, mergulhando na física de via parasitisitárias, técnicas avançadas de colocação, metodologias de simulação e fabricação de trocas que os engenheiros devem equilibrar para fornecer projetos prontos para produção de alto desempenho.

A Física da Via Parasítica

Indutância e Capacitância Parasíticas

A via não é um condutor perfeito. A sua geometria — comprimento do barril, diâmetro, almofada e anti-pad — cria uma rede localizada de RLC (resistência, indutância, capacitância). A indutância parasitária de um orifício através é aproximadamente proporcional ao seu comprimento e inversamente proporcional ao seu diâmetro. Para um diâmetro típico de 0,3 mm através de uma placa de 1,6 mm de espessura, a indutância pode estar na ordem de 0,5–1,0 nH. Numa frequência de sinal de 1 GHz, esta impedância (wL) é aproximadamente de 3–6 ? — o suficiente para causar problemas significativos de integridade do sinal quando a impedância de traço é de 50 ?.

A capacitância parasítica surge principalmente entre a almofada via e os planos de terra adjacentes, e entre a camada de cobre via barril e as camadas de cobre que passa. O anti-pad (o buraco de folga no plano de potência/terra) mitiga esta capacitância mas não pode eliminá-la completamente. A capacitância excessiva diminui a impedância característica da via, causando um descompasso que reflete a energia de volta para a fonte. As reflexões se manifestam como zumbido, jitter e taxas de erros de bits aumentadas.

Vias de Reposição e Ressonâncias

Quando um sinal passa por uma via que continua não utilizada para camadas mais profundas, a porção restante do barril forma uma ] estúbulo. Em frequências altas, este toco funciona como um ressonador de quartas ondas. Por exemplo, um toco de 1,6 mm de comprimento numa placa de FR4 típica (er ~4) tem uma ressonância próxima de 21 GHz. No entanto, mesmo os harmónicos podem causar problemas em taxas de dados mais baixas; um toco de 0,8 mm pode ressoar perto do 3o harmónico de um sinal de 5 Gb/s. Os estupões causam entalhes de perda de inserção e distorção de atraso de grupo. Retroceder – a remoção controlada do barril não utilizado – é um método amplamente adotado para eliminar os tocos. A melhor prática é manter o comprimento do toco abaixo de 10- 12 mils para os sinais de 25 Gb/s.

Tipos de Vias e suas Implicações de Integridade de Sinal

Vias de Perfuração

O tipo mais comum, através de furos perfurar através de todas as camadas. Eles são baratos e fáceis de fabricar, mas contribuem com a maior indutância parasitária e capacitância. Para pares diferenciais de alta velocidade, dois vias de furo em proximidade pode introduzir conversão de modo (ruído de modo comum). O furo grande também cria um grande anti-pad nos planos de referência, interrompendo o caminho de retorno atual.

Vias Cegas e Enterradas

Vias cegas conectam uma camada externa a uma ou mais camadas internas sem passar por toda a placa. Vias enterradas estão completamente fechadas dentro do empilhamento. Ambos os tipos reduzem o comprimento do barril e eliminam os tocos para sinais que não precisam atravessar toda a placa. Eles reduzem a indutância parasitária e a capacitância, melhoram a qualidade do sinal e libertam a área de roteamento nas camadas de superfície. No entanto, aumentam o custo de fabricação e exigem laminação sequencial. Para projetos de contagem de camadas altas com múltiplas faixas de alta velocidade, a integridade do sinal melhorada muitas vezes justifica a despesa.

Microvias

Microvias (tipicamente < 0,15 mm de diâmetro) são perfuradas a laser e usadas em placas de IDH (interconexão de alta densidade). Seu tamanho pequeno minimiza parasitárias: a microvia pode ter indutância abaixo de 0,1 nH e capacitância abaixo de 0,1 pF. Eles são ideais para quebra de bga e roteamento denso. Microvias empilhadas (uma em cima de outra) fornecem uma interconexão vertical curta com ruptura mínima. Microvias afilhadas oferecem um pouco mais de controle parasitário evitando uma coluna de cobre contínua.

Estratégias para a Optimal Via Placement

Manter Vias longe dos caminhos críticos do sinal

Não coloque via diretamente no caminho de um traço de alta velocidade, a menos que absolutamente necessário. Em vez disso, encaminhar o traço para um local que mantenha uma transição consistente de plano de referência. A distância entre um traço de via e um traço adjacente deve ser pelo menos 3-5 vezes a espessura dielétrica separando o traço do seu plano de referência para minimizar o acoplamento de borda e o cruzamento.

Usar Vias de Terra para a Continuação do Caminho de Retorno

Quando um sinal via transições de uma camada para outra, a corrente de retorno também deve mudar para um novo plano de referência. Sem um terreno próximo, a corrente de retorno deve encontrar um caminho alternativo, muitas vezes através da dissociação de capacitores ou capacitância perdida, aumentando a indutância de loop e EMI. Coloque um [[FLT: 0]] terreno via [[FLT: 1]] adjacente a cada sinal via (dentro de 40- 60 milhões para sinais multi- Gb/ s). Para pares diferenciais, use dois terrenos por simetria. Esta prática é às vezes chamada [[FLT: 2]]] via costura[[FLT: 3]] e é essencial para manter uma rota de retorno de baixa impedância.

Minimizar o Contagem Via

Cada via adiciona efeitos parasitários. Sempre que possível, roteie sinais críticos em uma única camada sem via. Use traços mais longos com menos via, em vez de muitos segmentos curtos com mudanças de camada frequentes. Para ligações seriais de muito alta velocidade (por exemplo, PCIe Gen5, 32 Gb/s), limitar o total através da contagem a dois ou três por canal é uma regra de design comum.

Alinhar Vias com aviões terrestres

A folga anti-pad no plano de terra deve ser tão pequena quanto as tolerâncias de fabricação permitem. Um anti-pad maior aumenta a indutância parasitária via e interrompe a estrutura coaxial-like da via de transição. Alinhar o via de modo que o sinal passa por um plano de terra contínuo. Onde existem vários planos de terra, garantir que todos estão ligados electricamente perto do via com via de terra adicional.

Otimize o tamanho e a forma através

As vias mais pequenas reduzem a indutância e a capacitância parasitárias. Contudo, as restrições de fabricação (dimensões mínimas da broca, proporção de aspecto) limitam o quão pequenas elas podem ser. Para uma proporção de 0,2 mm via uma placa de 1,6 mm, a proporção de aspecto é 8:1, que está perto do limite para muitos fabricantes. Use a menor via permitida pelas suas regras de design e o fabricante escolhido do pcb. As vias gravadas [] (superior, inferior menor) são algumas vezes usadas para reduzir a capacitância, mantendo a confiabilidade da broca, mas são menos comuns.

Rebobinar para redução de Stub

Como discutido, os tocos causam ressonância. A perfuração de costas remove a parte não utilizada das vias de furo. Coloque as vias de retrorrefuração cuidadosamente: a tolerância à profundidade da broca (±100 μm típico) significa que você não pode sempre limpar exatamente a camada de sinal. Para melhores resultados, use via cega/sepultada sempre que possível para caminhos sensíveis ao toco, ou confie em retrorrefurar com margem adicional.

Através de blindagem e esgrima

Para sinais analógicos ou RF extremamente sensíveis que funcionam ao lado de linhas digitais de alta velocidade, considere ] através de esgrima: uma linha de vias de terra colocadas entre dois traços de sinal na mesma camada. Isto cria uma barreira eletromagnética parcial que reduz o interstalk. Da mesma forma, proteger um único via ao rodeá-lo com um anel de via de terra (ligado a todas as camadas de solo) pode suprimir a radiação e melhorar o isolamento.

Via Colocação em Pares Diferenciais

As vias diferenciais devem manter a simetria. Coloque ambas as vias de um par equidistante de qualquer via de terra e mantenha os seus antipads idênticos. Evite colocar um terreno entre as duas vias diferenciais, uma vez que isto quebra a simetria e cria uma conversão indesejada de modo comum. Em vez disso, coloque o terreno fora do par. A distância entre as duas vias de sinal deve corresponder ao espaçamento entre borda e borda do par no traço adjacente para minimizar a descontinuidade.

Parâmetros de Design de Pilha e Via

Transições de avião de referência

Uma via que passe por várias camadas pode passar por diferentes planos de referência. Por exemplo, um sinal que se mova da camada 1 (referência: camada 2 solo) para a camada 4 (referência: camada 5 solo) deverá ver uma rota de retorno contínua. Se a via passar por um plano de potência, a corrente de retorno deverá saltar para esse plano através de condensadores de dissociação. Isto aumenta significativamente a indutância da malha. A melhor prática é manter a referência do sinal (terra) a mesma em todas as camadas que a via transversal. Se uma transição do plano de potência for inevitável, coloque um capacitor de dissociação de alta qualidade (0,1 μF ou 1 nF) dentro de 30 mils da via.

Desenho Anti- Pad

O diâmetro do anti-pad deve ser aproximadamente 1,5-2 vezes o diâmetro do pad. Uma indutância do anti-pad excessivamente grande aumenta; uma demasiado pequena adiciona capacitância. Para transições controladas pela impedância, use a simulação eletromagnética 3D para ajustar o tamanho do anti-pad. Em alguns projetos, anti-pads não-circulares (por exemplo, formas alongadas ou de ossos do cão) ajudam a equilibrar a capacitância e a indutância para um dado por meio do tamanho.

Via-em-Padrao (VIP)

Colocar via diretamente na plataforma de pouso de um componente (via-in-pad) é comum em projetos BGA para reduzir o comprimento de fanout. No entanto, VIP aumenta a capacidade parasitária e adiciona um pequeno laço indutivo. Preenchimento e planarização do via (com enchimento condutor ou não condutivo) atenua esses efeitos. Preenchimento condutor (pasta de cobre) proporciona um caminho elétrico melhor, mas custa mais. Para aplicações de alta velocidade, sempre preencha via VIP e certifique-se de que a superfície da almofada é plana para a confiabilidade da junta solda.

Simulação e Verificação

Simulação de onda completa 3D

Ferramentas como o Ansys HFSS, CST Microwave Studio ou Keysight EMPro podem modelar a geometria exata das vias e suas áreas de empilhamento ao redor. Essas simulações capturam ressonâncias, conversão modal e acoplamento que os modelos 2D ou analíticos falham. Simule cada local único, especialmente perto de áreas de lançamento de conectores, leque de bola e bordas de placa.

Reflecção do domínio do tempo (TDR)

As medições de TDR em protótipos fornecem uma visão direta das variações de impedância causadas pelas vias. Um mergulho ou pico no traço de TDR na localização indica o excesso de capacitância ou indutância, respectivamente. Use este feedback para ajustar o tamanho do anti-pad, via diâmetro ou terra através da contagem na próxima iteração de design.

Medição de perda de inserção e retorno de perdas

Analisadores de rede vetorial medem parâmetros S de cupons de teste que incluem vias. Compare resultados medidos com previsões simuladas para validar modelos. Para produção de alto volume, definir critérios de passagem/fracasso para perda de inserção via-induzido por comprimento e perda de retorno na frequência Nyquist da taxa de dados operacionais.

Restrições de fabricação e considerações de custo

Mínimo por Tamanho e Razão de Aspectos

A fabricação padrão de pcb pode produzir brocas mecânicas até 0,2 mm com proporções de aspecto até 10:1. A produção de alto volume pode empurrar para 0,15 mm com proporções de aspecto de 12:1, mas a queda de rendimentos. Microvias com perfuração a laser podem ser tão pequenas quanto 25 μm, mas requerem processos de IDH. Para protótipos de custo-efetivo, atenha-se a 0,3 mm ou 0,25 mm via. Vias cegas e enterradas aumentam o custo: cada etapa de laminação sequencial aumenta o tempo de ciclo e reduz o rendimento. Decida com base no número de sinais de alta velocidade e na densidade da placa.

Custos de Retroaquecimento

A perfuração de fundo requer configuração adicional e uma operação de perfuração secundária. Agrega aproximadamente 5-10% ao custo da placa, mas pode melhorar drasticamente a qualidade do sinal para canais de longo alcance. Muitas especificações de link serial (por exemplo, PCIe Gen5, Ethernet 25G) recomendam a perfuração de volta para todos os viavias no caminho crítico. Trabalhe com sua casa fab para determinar a tolerância de profundidade de perfuração traseira e ajustar a liberação de tocos de acordo com isso.

Rendimento e Confiabilidade

Pequenas vias e altas proporções reduzem os rendimentos devido a vazios de revestimento e trincas de barril durante o ciclo térmico. Em aplicações de alta confiabilidade (aeroespacial, automotivo), evite os menores diâmetros, a menos que sejam preenchidos. Para as operações de protótipo, pode ser aceitável; para a produção, consulte seu parceiro de fabricação.

Conclusão

Otimizar a qualidade do sinal em PCBs de alta velocidade é um desafio multidimensional. Requer uma compreensão profunda dos parasitas elétricos introduzidos por via, seleção cuidadosa de tipos e geometria e utilização criteriosa de estratégias de colocação, como costura de solo, remoção de tocos e evitação de caminhos críticos. Simulações e medições validam o projeto antes da fabricação, enquanto o conhecimento de restrições de fabricação garante que as melhorias teóricas são realizáveis na prática. Ao integrar essas práticas – desde o design inicial de empilhamento até a verificação final – os engenheiros podem obter transmissão limpa de sinal, reduzir EMI e fornecer sistemas digitais robustos de alta velocidade.

[[FLT: 0]] Leitura adicional