Design para a Fronteira Gigahertz

Interfaces modernas de alta velocidade, como PCI Express Gen 5, DDR5, e 400 placas de circuito impresso Gigabit Ethernet, empurram para o reino da engenharia de micro- ondas. Nestas velocidades, cada milímetro de cobre e cada mícron de espaço dielétrico dita se um design opera de forma perfeita ou falha intermitentemente devido a erros de tempo sutil ou a inversões de bits. As variáveis fundamentais disponíveis para cada engenheiro de layout são largura de traçado e espaçamento de traços. Estes dois parâmetros, combinados com o empilhamento de PCB, controlam diretamente a impedância característica, o acoplamento de inter- falantes e a perda de inserção do canal. Otimizar estas geometrias não é uma questão de adivinhação; requer uma aplicação disciplinada da teoria da linha de transmissão e uma compreensão clara das tolerâncias de fabricação.

Falhar em otimizar a largura e o espaçamento de traços pode levar a reflexos, nervosismo excessivos, interferência eletromagnética (EMI) e, em última análise, falha do sistema. Este artigo fornece um guia abrangente e focado em engenharia para tomar as decisões de layout certas para manter a integridade do sinal de alta velocidade do conceito à fabricação.

Compreender os fundamentos da integridade do sinal

A integridade do sinal (SI) é o estudo da qualidade do sinal em interconexões elétricas. À medida que as taxas de borda se tornam mais rápidas (tempos de subida sub-nanossegundos), as dimensões físicas do traço do PCB tornam-se eletricamente grandes em relação ao comprimento de onda do sinal. Esta transição do elemento desbotado para o comportamento de elemento distribuído é a causa principal dos desafios de design de alta velocidade. Compreender a física por trás desta transição é essencial para otimizar a largura e o espaçamento de traços.

Teoria da Linha de Transmissão

Um traço num PCB não é um condutor perfeito. Apresenta resistência distribuída (R), indutância (L), condutância (G) e capacitância (C) por unidade de comprimento. Quando o comprimento físico de um traço exceder aproximadamente um décimo do comprimento de tempo de elevação do sinal, deve ser tratado como uma linha de transmissão. A impedância característica Z0 é derivada da raiz quadrada da razão de sua indução para capacitância (L/C). Para minimizar as reflexões, a impedância do condutor, a impedância do traço e a terminação do receptor devem ser correspondentes. Para sinais uni- finais, 50 文 é o padrão de facto. Para pares diferenciais, 100

O Problema do Intersecção

O cruzamento ocorre quando os campos electromagnéticos de um casal de traços agressores se manifestam como ruído e podem introduzir o jitter de tempo ou a comutação falsa. O mecanismo de acoplamento é uma combinação de indutância mútua (acoplamento indutivo) e capacitância mútua (acoplamento capacitivo). Nas camadas de micro- rastas nas superfícies exteriores da placa, o interseletor é predominantemente avançado e propaga- se na mesma direcção que o agressor. Nas camadas de linhas de fita enterradas entre os planos, é principalmente retrocesso. O coeficiente de acoplamento diminui exponencialmente com a distância entre os traços, razão pela qual manter um espaçamento entre as margens é a única estratégia mais eficaz para atenuar o intersediente. Optimizar o espaçamento é um deslocamento directo contra a densidade de roteamento, mas violando as regras mínimas de espaçamento perto dos relógios sensíveis ou das faixas de dados de alta velocidade é uma causa primária de falhas de integridade de sinal.

O papel crítico do empilhamento do PCB

A largura e o espaçamento do traço não existem num vácuo. Eles estão intrinsecamente ligados ao empilhamento de PCB. A constante dielétrica (Dk ou Er) dos materiais do núcleo e do prepreg, o fator de dissipação (Df ou tangente de perda), e a espessura das camadas dielétricas influenciam a distribuição do campo eletromagnético em torno de um traço. Um material Dk alto concentra os campos, permitindo traços mais estreitos para uma dada impedância. Contudo, os materiais Dk elevados têm muitas vezes uma perda mais elevada. Materiais de baixa perda (como Rogers, Megtron ou FR- 4) são necessários para frequências acima de 10 GHz, mas também afetam a largura de traço necessária para atingir uma impedância alvo. Um empilhamento dielétrico controlado, fornecido pelo seu fabricante, é a base sobre a qual todos os cálculos de impedância são construídos. Os designers devem trabalhar com o seu fabricante para selecionar o material e estrutura de camadas corretos antes de iniciar a otimização de layout.

Largura do traço: Controlando Impedância e Corrente

A largura do traço é a variável primária para definir a impedância característica de um caminho de sinal. Ela também dita a resistência DC e a capacidade de transporte de corrente. A largura do traçado de otimização requer balancear estas exigências elétricas com as realidades da fabricação de PCB. A impedância alvo para a maioria das interfaces de ponta única de alta velocidade é de 50 9,5% ± 10%, enquanto os pares diferenciais visam 85 ↔ ou 100 .

Microstrip vs. Topologias de stripline

A geometria do plano de referência em relação ao traço define a topologia. Os traços de microstrip residem em camadas exteriores com um único plano de referência abaixo delas. Eles oferecem velocidades de propagação mais rápidas e são mais fáceis de fabricar. Contudo, criam campos electromagnéticos externos mais fortes e são mais suscetíveis a problemas EMI e fatores ambientais (como variações de espessura de soldas de solda). Os traços de stripline são enterrados em camadas internas e são ensangüentados entre dois planos de referência. Eles fornecem blindagem inerente, menor radiação e melhor isolamento do ruído externo. O stripline é fortemente recomendado para sinalização de alta velocidade (taxas de dados superiores a 10 Gbps), apesar de exigirem uma contagem de camadas mais elevada. Para uma dada impedância e espessura do núcleo, os traços de stripline são geralmente mais estreitos do que os seus homólogos de microstrip.

Calculando Impedância Característica

Calcular as dimensões de traço para uma impedância específica de alvo requer resolvedores de campo especializados. Ferramentas como Polar Instruments SI9000, Ansys Q3D ou calculadoras de código aberto usam a largura de traço (W), espessura de traço (T), altura dielétrica (H) e constante dielétrica (Er) para calcular Z0. Uma fórmula padrão para a impedância de microstrip é:

Z0 daquilo (87 / √(Er + 1,41)) * ln(5,98 * H / (0,8 * W + T)]

Embora esta fórmula forneça uma estimativa aproximada, os empilhamentos modernos requerem extração 2D ou 3D para contabilizar o fator etch, solda máscara e efeitos de tecelagem de vidro. Para uma placa FR-4 de 4 camadas típica com 50 ‡ em uma camada externa, a largura do traço pode variar de 8 mils a 15 mils, dependendo da espessura do núcleo. Os designers devem usar uma calculadora de impedância confiável [] para realizar verificações iniciais de viabilidade antes de se comprometerem com um empilhamento.

Capacidade de transporte corrente e IPC-2152

A largura do traço não é determinada apenas pela impedância. O cobre também deve ser suficientemente largo para transportar a corrente de corrente contínua necessária sem aquecimento excessivo ou queda de tensão. O padrão IPC- 2152 (que substituiu o IPC- 2221) antigo fornece gráficos empíricos para determinar a área de secção transversal necessária com base na subida de temperatura e temperatura ambiente permitidas. Para os vestígios de energia, a largura é frequentemente ditada pelas exigências atuais, em vez de impedância. Um sinal de alta velocidade que transporta muito pouca corrente de corrente contínua pode ser frequentemente tornado muito mais estreito do que uma grade de potência. É prática comum usar traços mais amplos para caminhos de alta corrente e traços mais estreitos, controlados por impedância para sinais, transicionando- se no controlador ou pino receptor. [[FLT: 0]] As orientações IPC- 2152 [[FLT: 2]][[FLT: 3]][[[FLT: 3]] são essenciais para evitar falhas térmicas em desenhos densos.

Espaço de rastreamento: A defesa primária contra o Crosstalk

Uma vez que a largura do traço é definida para atender aos alvos de impedância, a próxima otimização crítica é o espaçamento entre traços. Este espaçamento determina diretamente o coeficiente de acoplamento entre redes adjacentes. Aumentar a distância entre traços agressores e vítimas é uma técnica de mitigação muito mais eficaz do que reduzir a força do acionamento ou adicionar filtragem.

As Regras 3W e 5W

As boas regras de engenharia foram desenvolvidas para orientar o espaçamento baseado na distância entre a borda e a borda em relação à largura do traço (W). A regra 3W indica que o espaçamento centro- a- centro de dois traços deve ser pelo menos três vezes a largura do traço (o que significa que a distância entre a borda e a borda é 2W). A adesão à regra 3W geralmente reduz o interstalk entre os traços de microstrip adjacentes em mais de 90% em comparação com o espaçamento mínimo. Para linhas de relógio altamente sensíveis ou de alta velocidade, uma regra de 5W (o intervalo entre a borda e a borda de 4W) é frequentemente implementada para eliminar praticamente o ruído acoplado. Para pares diferenciais, o espaçamento é ainda mais matizado. O espaçamento [[FLT: 0]] dentro [[FLT: 1]] de [[FLT: 1]] um par define a impedância diferencial, enquanto o espaçamento [[FLT: 2] entre [[FLT: 3]]]] diferentes pares diferentes deve ser significativamente maior (normalmente 5x a lacuna intra- pair) para evitar o crosstal.

Diretrizes de Roteamento Diferencial de Par

Os sinais diferenciais dependem do acoplamento apertado entre os traços P e N para rejeitar o ruído em modo comum. O espaçamento intra- par (S) é calculado para atingir a impedância diferencial alvo (Zdiff). Uma relação comum é Zdiff □ 2 * Z0 * (1 - 0,48 * e^(- 0, 96 * S/ H). Se o espaçamento for demasiado apertado, a impedância cai; se estiver demasiado solta, o par perde a sua vantagem de rejeição em modo comum. A otimização do roteamento diferencial em par requer manter o espaçamento constante ao longo de todo o caminho, incluindo através dos campos de pinos. Quando as camadas de transição, o espaçamento das vias também deve ser controlado para minimizar as descontinuidades de impedância. A afinação de comprimento dentro de um par (para corresponder ao skew) deverá ser feita com padrões simétricos de serratooth ou trombone para manter o acoplamento consistente.

Estratégias de Agressor, Vítima e Isolamento

Identificar quais redes são agressores e quais são vítimas é um passo crítico na revisão do design. Redes de alta velocidade (como relógios ou estrobos de dados) são agressores fortes. Redes de baixa rotação e alta impedância (como linhas de reset ou entradas analógicas) são vítimas sensíveis. Sempre que possível, estas devem ser separadas por pelo menos um plano terrestre ou colocadas em diferentes camadas. Se elas tiverem de coexistir na mesma camada, deve ser usado um espaçamento generoso (10W ou mais). Guardar vestígios – traços roteados do solo entre agressor e vítima – pode reduzir o intersedimento, mas apenas se forem costurados ao plano terrestre com vias em intervalos regulares (cada λ/20). Um traço de guarda não costurado pode realmente piorar o intersedisco, fornecendo um caminho de acoplamento ressonante.

O fator tempo de ascensão: Por que a frequência não é tudo

Um dos erros mais comuns no design de alta velocidade é focar apenas na frequência do relógio, ignorando o tempo de aumento do sinal. Nos ICs digitais modernos, quanto mais rápido o interruptor do transistor, mais rápido o tempo de ascensão, independentemente da velocidade do relógio. Um relógio lento com um tempo de aumento muito rápido pode causar graves problemas de integridade do sinal.

Frequência do joelho (F joelho)

A frequência do joelho (F knee) representa o componente de frequência mais significativo num sinal digital. É determinada pelo tempo de subida de 10% a 90% (Tr), utilizando a fórmula: [[ FLT: 0]] F knee = 0, 35 / Tr[[ FLT: 1]]. Por exemplo, uma interface LPDDR5 que funciona a 6. 4 Gbps tem um período de tempo de elevação de 156 ps. Se o tempo de subida for 80 ps, a frequência do joelho é de 4, 375 GHz. A disposição deve ser otimizada para 4, 375 GHz. Esta opção de condução para a otimização (retroca de perfuração), selecção de material (dielétricos de baixa perda) e correspondência de comprimento de traçado. Se o comprimento do traço exceder um décimo do comprimento de tempo de subida do sinal (o comprimento crítico), deve ser tratada como uma linha de transmissão. Durante um tempo de aumento de 100 ps, o comprimento crítico no FR-4 é de aproximadamente 0, 6 polegadas. Exceder este comprimento sem a terminação adequada e o controlo de impedância leva a reflexões.

Largura de banda e correlação entre a taxa de dados

Os engenheiros confundem frequentemente a taxa de dados (Gbps) com a largura de banda (GHz). Para um sinal Non- Return- to- Zero (NRZ), a frequência fundamental do relógio é metade da taxa de dados. Contudo, como discutido, a largura de banda necessária para preservar as bordas do sinal é ditada pela frequência do joelho. Um canal deve passar frequências até F knee com atenuação e dispersão mínimas. É por isso que otimizar a largura e o espaçamento de traços é apenas uma parte de uma análise mais ampla do canal que inclui perda de inserção, perda de retorno e intersecção sobre toda a largura de banda de interesse.

Realidades e tolerâncias de fabricação

Um design é tão bom quanto o tabuleiro que é construído. Otimizar a largura e o espaçamento de traços deve ser responsável pelas variações estatísticas inerentes à fabricação de PCB. Ignorar tolerâncias pode resultar em um projeto que simula perfeitamente, mas falha na produção devido a mudanças de processo.

Factor de Etch e Peso de Cobre

Os traços ideais têm secções transversais perfeitamente retangulares. Contudo, a gravação química é um processo isotrópico que remove o cobre lateralmente, bem como verticalmente, criando uma forma trapezoidal. A relação etch (taxa vertical dividida pela taxa lateral de etch) normalmente varia de 2:1 a 4:1. Esta subcorta significa que o topo do traço é mais estreito do que o fundo. Para um traço de 50 ‡ desenhado com uma secção rectangular presumida, o subcorte pode mudar a impedância real por 2 para 5 ?. Os designers devem especificar a impedância- alvo para o traço final e pedir que o seu fabricante ajuste a obra de forma a compensar o factor etch.

Efeitos de acabamento de superfície e Soldermask

Soldermask atua como um revestimento dielétrico fino sobre os traços da camada externa. Tem uma constante dielétrica tipicamente entre 3,5 e 4,5. Aplicar a máscara de solda reduz a impedância característica de traços de microstrip em 2 a 4 ‡ porque efetivamente aumenta a constante dielétrica em torno do traço. Os projetos de alta velocidade devem ser responsáveis pela espessura da máscara de solda em seus cálculos pré-fabricação. Da mesma forma, o acabamento de superfície (ENIG, HASL, OSP, ou prata de imersão) pode afetar perdas de alta frequência, embora seu impacto na impedância é mínimo em comparação com solda. ENIG (Eletroless Nickel Immersion Gold) tem uma camada de níquel magnético que pode introduzir perda adicional em frequências muito altas, tornando OSP ou Silver de imersão preferível para canais de ultra-alta velocidade.

Design para as capacidades do fornecedor

Cada fabricante de PCB definiu capacidades mínimas de traço e espaço, variando tipicamente de 3 mil/3 mil para tecnologia padrão a 2,5 mil/2,5 mil ou menores para tecnologia avançada. Agindo para a depuração mínima absoluta em toda a placa aumenta o custo e reduz o rendimento. A otimização envolve usar geometrias apertadas apenas quando necessário (como regiões de expansão BGA) e relaxando-as sempre que possível (em longas corridas paralelas) para melhorar o controle de impedância e reduzir o crosstalk. ]Revisão da matriz de capacidade de um fabricante durante a fase de planejamento do empilhamento ajuda a alinhar os objetivos de projeto com as realidades de produção.

Técnicas de Otimização Avançada

Além das regras básicas de largura e espaçamento, designers avançados usam técnicas específicas para extrair o máximo desempenho de suas interconexões. Estas estratégias abordam os aspectos não ideais dos layouts de PCB do mundo real.

Otimizando o Caminho de Retorno

A indutância de loop é inimiga do design de alta velocidade. Um sinal que percorre um traço deve ter uma rota de retorno de corrente bem acoplada diretamente abaixo ou acima dele. Se um traço cruza uma lacuna no plano de solo, ou transições de camadas sem retorno próximo, a área de loop se expande drasticamente, aumentando a indutância e causando descontinuidades de impedância severas e EMI. O Stitching vias[[[FLT: 1]]] é essencial para manter um caminho de retorno de baixa indutância. Colocando um terreno via adjacente a cada sinal, que transições entre camadas podem reduzir a indutância de loop efetiva por um fator de quatro ou mais. Esta é uma otimização obrigatória para qualquer projeto que funcione com tempos de elevação abaixo de 200 ps.

Via Geometria e Retorno

Através de tocos – a porção não utilizada de um cano que se estende para além da camada alvo – actuam como tocos ressonantes que degradam a qualidade do sinal. Nas frequências do joelho onde o comprimento do taco é igual a um quarto de comprimento de onda, o toco cria um curto na junção, causando uma entalhe profundo na perda de inserção. Retroaspiração (também chamada perfuração de profundidade controlada) remove o toco não utilizado, melhorando significativamente a integridade do sinal. Para desenhos de alta velocidade usando camadas de linha de tira, especificar retroaspiração dentro de 10 mils da camada alvo é uma otimização padrão. Além disso, reduzir o tamanho da almofada e tamanho do bloco anti-refina a impedância do próprio via.

Escovando traços em áreas densas

Nas regiões densas de fãs de BGA, é fisicamente impossível manter a largura do traço do alvo para cada sinal. Os designers devem temporariamente "colocar para baixo" o traço para uma largura mais estreita para escapar entre almofadas. A regra crítica para o pescoço é minimizar o comprimento da seção comprimida. O segmento com pescoço para baixo deve ser eletricamente curto – significativamente menor que o comprimento do tempo de elevação – de modo que a descontinuidade da impedância que cria não cause uma reflexão significativa. Manter o comprimento do pescoço abaixo de 100 mils para tempos típicos de sub-nasegundo é uma prática segura. O traço deve retornar à sua largura otimizada imediatamente após a limpeza do campo de almofadas de BGA.

O Caminho para a Integridade Robusta do Sinal

A otimização da largura de traçado e espaçamento é um ato de equilíbrio entre a geometria eletromagnética ideal, as restrições práticas da fabricação e as realidades econômicas do custo da placa. Não há uma única resposta "correta" para cada projeto. O objetivo é fazer trocas informadas com base nas frequências específicas de sinal, tempos de elevação e orçamentos de ruído do sistema. Ao aplicar rigorosamente a teoria da linha de transmissão, respeitando o impacto do domínio de frequência dos tempos de ascensão, e colaborar de perto com os fabricantes PCB sobre tolerâncias, os designers podem alcançar integridade robusta do sinal. ]Aproveitar ferramentas modernas de análise de integridade do sinal[[para simulação pré e pós-layout] é o passo final que verifica essas otimizações antes de se comprometer um projeto para a fabricação. Tratar a geometria de traçado como uma variável crítica de design, ao invés de um afterthoughthed, separa sistemas confiáveis de alta velocidade daqueles atormentados por falhas intermitentes no banco.