A imperativa do escalonamento ADC na rede sem fio de geração seguinte

Os sistemas sem fio modernos, desde o novo rádio 5G (NR) até a emergente visão 6G, dependem de uma etapa fundamental de conversão: traduzindo sinais de radiofrequência analógica de banda larga (RF) para o domínio digital para processamento de banda base. Conversores analógicos para digitais (ADCs) estão no coração de cada cadeia receptora, e seu desempenho dita diretamente taxas de dados alcançáveis, orçamentos de ligação e eficiência do sistema. À medida que a indústria empurra para a transferência multi-gigabit, latência extremamente baixa e conectividade maciça, as demandas colocadas em ADCs se intensificaram drasticamente. Ao contrário das gerações celulares anteriores, onde canais relativamente estreitos (20 MHz para 4G) eram a norma, 5G introduz larguras de banda de canais até 400 MHz por operadora de componentes, com a agregação de operadora empurrando a largura de banda instantânea total para um gigahertz ou mais. Os sistemas futuros 6G podem explorar bandas sub-terahertz com centenas de gigahertz de espectro, exigindo ADCs com taxas de amostragem superior a 100 GSPS, mantendo um número de bits de resolução (em mais de 10) e outros).

A escala de ADCs para atender a essas especificações está longe de ser trivial. Comerciais fundamentais, emergentes da teoria dos circuitos e da física dos semicondutores, limitam o quão rápido, preciso e eficiente em termos de energia um único conversor pode ser. Fabricantes e grupos de pesquisa estão explorando novas arquiteturas, nós de processos avançados e técnicas de calibração de nível de sistema para romper essas barreiras. Este artigo examina os desafios primários de escalar ADCs para 5G e além, abrangendo seleção de arquitetura, restrições de tecnologia de processo, obstáculos de integração e perspectivas para futuros receptores sem fio.

Considerações fundamentais sobre arquitetura ADC para o sem fio de alta velocidade

Taxa de amostragem versus Resolução Trade-offs

O conhecido teorema de amostragem determina que a taxa de amostragem ADC deve ser pelo menos duas vezes a largura de banda do sinal de entrada. Para uma estação base de 5G que manuseia um suporte de 400 MHz, é necessária uma taxa mínima de amostragem de 800 MSPS, mas uma amostra sobre-redonda de sistemas do mundo real para relaxar a filtragem analógica e melhorar a relação sinal-ruído (SNR), empurrando bem as taxas para a região do SPGS. Taxas de amostragem mais elevadas reduzem o tempo disponível para o processo de conversão interna. Em um registro de aproximação sucessiva (SAR) ADC, por exemplo, cada decisão de bits deve completar dentro de um único ciclo de relógio; conforme o período de relógio encolhe, o tempo de ajuste para o conversor digital-analog capacitivo (DAC) torna-se um gargalo. Da mesma forma, arquiteturas oleadas devem amplificar tensões de resíduos com precisão em velocidades muito altas, colocando exigências rigorosas em amplificadores operacionais (amps) e comparadores.

A resolução, medida em número efetivo de bits (ENOB), está inversamente relacionada com a taxa de amostragem para um determinado orçamento de energia. Esta relação é captada pela figura de mérito de Walden (FoM = potência / (2 × largura de banda × 2]ENOB)]), que tem sido relativamente constante ao longo de décadas de escala CMOS. Alcançar ENOB 10 bits a 10 GSPS consome cerca de 100 mW em projetos de ponta; reduzir a potência em metade, mantendo o mesmo ENOB requer inovação de arquitetura ou melhoria de processo. Como os padrões sem fio exigem maior largura de banda e ordens de modulação mais elevadas (256-QAM, 1024-QAM), o ADC deve fornecer mais de 8-bit ENOB em taxas muito elevadas, uma combinação que permanece difícil de perceber com conversores de núcleo único.

Dissipação de Energia e Métricas de Eficiência

Em receptores MIMO maciços, que são uma pedra angular de estações de base 5G e 6G, dezenas ou centenas de elementos de antena cada um requer uma cadeia ADC dedicada. Se cada ADC consome centenas de miliwatts, o orçamento total de energia torna-se proibitivo para equipamentos instalados em torres ou em pequenas células. Os engenheiros, portanto, procuram a menor potência possível por etapa de conversão, empurrando o Walden FoM abaixo de 1 fJ/degrau de conversão. Modernos ADCs de SAR intercalados no tempo alcançaram FoMs em torno de 5 fJ/degrau de conversão, mas novas técnicas de circuito adicionais de redução exigem novas técnicas, como os comparadores dinâmicos com baixo ruído de kickback, DACs capacitivos com rápida fixação e escalonamento de tensão de fornecimento. Arquiteturas de alerta que desativam fatias de conversor não utilizadas ou reduzem as taxas de amostragem sob carga leve também estão sendo investigadas.

Linearidade e alcance dinâmico livre de espúrios

Além do SNR bruto, os receptores sem fio devem lidar com grandes sinais de bloqueio que são ordens de magnitude mais fortes do que o canal desejado. Um aparelho 5G pode encontrar um bloqueador a apenas 20 MHz de distância que é 30 dB mais forte do que o sinal desejado. As não linearidades ADC geram produtos de intermodulação que podem cair dentro da faixa de passagem, elevando o piso de ruído e degradando a sensibilidade. Os ADCs de alta linearidade requerem um design cuidadoso de circuitos amostra-e-hold (para reduzir o erro de abertura), amplificadores de baixa distorção em estágios pipeados, e calibração de descompassos capacitores. Alcance dinâmico livre de espuma (SFDR) de 70 dBc ou melhor é especificado frequentemente para receptores de macro-células, um alvo que se torna mais difícil de atender à medida que aumenta a largura de banda, porque as razões capacitores se tornam limitadas por tolerâncias de processo.

Desafios em sistemas de rádio 5G New Radio (NR) e mmWave

Largura de banda e agregação de canais

5G NR define largura de banda de canal de 100 MHz em bandas sub-6 GHz e 400 MHz em bandas de onda milimétrica (mmWave). Com agregação de portador, um receptor pode precisar processar simultaneamente vários transportadores componentes, levando a uma largura de banda instantânea superior a 1 GHz. Isso força o ADC a amostrar a taxas acima de 2 GSPS. Nessas velocidades, o front-end analógico (filtramento, amplificador de ganho variável) deve fornecer anti-aliasing suficiente, o que é desafiador porque a faixa de transição do filtro torna-se extremamente estreita em relação à taxa de amostragem. Os projetos de banda larga muitas vezes recorrem a filtros analógicos complexos ou usam sobre-amostragem para relaxar os requisitos de filtro, mas a sobreamostra aumenta ainda mais a exigência de velocidade do ADC.

Sinais de alcance dinâmico e bloqueio

Em bandas mmWave, a perda de caminho é elevada, pelo que os receptores devem lidar com grandes variações de força de sinal recebidas. Um dispositivo móvel próximo de uma estação base pode ver um sinal forte, enquanto um usuário distante experimenta um fraco. O ADC deve ter alcance dinâmico suficiente para acomodar o sinal mais forte sem cortar, enquanto ainda resolve o sinal mais fraco (que pode ser enterrado em ruído de quantização). O ENOB necessário pode ser estimado a partir do orçamento de ligação do sistema: um receptor 5G típico pode precisar de 9-10 bits de resolução. No entanto, um único ADC não consegue simultaneamente alcançar ENOB de 10 bits a 5 GSPS sem consumir energia impraticável. Assim, os arquitectos do sistema frequentemente trocam o controle de ganho analógico, AGC digital e a configuração de ruído para relaxar os requisitos ADC.

ADCs e Calibração intercalados no tempo

A abordagem mais comum para atingir as taxas de SPGS, mantendo uma resolução moderada, é a de tempo-interrupção: um banco de ADCs mais lentos opera em paralelo com amostras intercaladas. A velocidade de amostragem efetiva é multiplicada por M, enquanto cada sub- ADC funciona em uma fração da taxa de tempo completa. No entanto, inter- saída introduz descompatíveis em offset, ganho e tempo entre os canais. Os erros de desvio e ganho produzem tons espúrios em múltiplos da taxa de amostragem sub- ADC, enquanto que o timing skew (skew entre instantes de amostra) cria distorção dependente do sinal que é difícil de calibrar. Os ADCs intercalados modernos incorporam laços de calibração de fundo que estimam e corrigem continuamente esses erros, mas o hardware de calibração adiciona área e potência.

À medida que o número de canais interleved aumenta (64, 128 ou mais para velocidades terahertz), a complexidade de calibração aumenta exponencialmente.

Além de 5G: 6G, Sub-Terahertz e Terahertz Comunicação

Bandas Sub-THz e Processamento Ultra-Wideband

A pesquisa 6G visa frequências de suporte de 100 GHz a 300 GHz e além, onde o espectro disponível pode ser de dezenas de gigahertz. Para utilizar essa largura de banda, os ADCs devem amostrar a taxas que superem 100 GSPS – um reino atualmente limitado a osciloscópios digitais e protótipos de pesquisa de um tipo. Nessas velocidades, os componentes eletrônicos convencionais se tornam impraticáveis devido às limitações de transistor de trânsito – tempo. Os ADCs assistidos por fotonic e receptores analógicos digitais híbridos estão sendo explorados, mas a integração do sistema permanece imatura.

Requisitos de resolução para MIMO maciço e viga

O MIMO maciço com centenas de elementos de antenas permite multiplexação espacial e formatação de feixes. Em um receptor de formatação de feixes totalmente digital, cada antena tem seu próprio ADC. O consumo total de energia escalas linearmente com o número de antenas, de modo que ADCs ultra-baixa potência são essenciais. Além disso, a exigência de resolução é relaxada em comparação com um receptor de antenas simples, porque a formação de feixes proporciona ganho de matriz: um ADC de 6 bits pode ser suficiente para um arranjo de 256 elementos, graças à adição coerente de sinais. No entanto, isso depende de calibração precisa de cada canal ADC para preservar pesos de formadores de feixes.

O desafio muda de alcançar ENOB elevado em um único conversor para projetar milhões de conversores minúsculos, de baixa potência, bem ajustados em um único chip.

Restrições de Latência

Aplicações 6G como internet tátil e condução autônoma requerem latências de ponta a ponta abaixo de 1 ms. O tempo de conversão ADC contribui diretamente para o atraso da cadeia de processamento. Os ADCs pipelinados introduzem inerentemente uma latência de vários ciclos, enquanto os ADCs SAR têm latência mais baixa, mas velocidade limitada. Para latência ultra-baixa, os ADCs flash (que realizam conversão em um único ciclo de relógio) são atraentes, mas são potentes e limitados a 6-8 bits em altas velocidades. Equilibrar latência, potência e resolução torna-se um descompasso de design crítico para ligações sem fio sensíveis a tempo.

Arquiteturas avançadas ADC para futuro sem fio

Hybrids Pipelined Sucessivo-Registo de Aproximação (Pipeline-SAR)

Para combinar a alta velocidade dos conversores pipeados com a baixa potência e tamanho compacto das SARs, os designs modernos utilizam uma abordagem híbrida: um flash de primeira fase ou SAR grosseiro resolve alguns bits, e depois um DAC multiplicador subtrai o resíduo para conversão fina por uma segunda fase da SAR. Esta arquitetura reduz o número de comparadores em comparação com um flash completo, mantendo ao mesmo tempo alta produtividade. As publicações recentes mostram ENOB de 10 bits a 10 GSPS com potência inferior a 50 mW em CMOS FinFET de 14-nm. Espera-se que mais escala para 20-30 GSPS use nós avançados e amplificadores de resíduos melhorados.

Moduladores Delta-Sigma de Tempo Contínuo (CT-ΔΔ.)

Os ADCs CT-ΔΔ. são atraentes para receptores que requerem uma alta gama dinâmica na presença de bloqueadores, porque o filtro de loop pode fornecer anti-aliasing e linearidade inerentes. No entanto, os moduladores tradicionais CT-ΔΔ. têm dificuldades com larguras de banda para além de aproximadamente 500 MHz devido à necessidade de integração de alta velocidade e sensibilidade ao jitter de relógio. Novas arquiteturas passa-banda contínua e topologias de ruídos multi-estágios estão a ultrapassar os limites; alguns desenhos demonstraram 70 dB SNR sobre 1 GHz de largura de banda, embora o consumo de energia permaneça elevado.

Técnicas de Calibração Intercaladas no Tempo

Dada a inevitabilidade de interlocução de tempo para a operação multi-GSPS, muitas pesquisas se concentram na calibração digital de fundo. Métodos baseados em correlação injetam um tom piloto conhecido e ajustam ganhos de canal, deslocamentos e fases para minimizar esporões. Calibração cega usando estatísticas do sinal de entrada (por exemplo, minimizando a potência dos esporões de interligação) evita degradar o sinal. Recentemente, abordagens de aprendizado de máquina usando redes neurais ou máquinas vetoriais de suporte foram propostas para calibrar descompassos mesmo na presença de temperatura e tensão de variação rápida. Essas técnicas podem rastrear continuamente erros sem interromper a operação normal, tornando-os adequados para ambientes sem fio adaptativos.

Inovações de Materiais e Processos

CMOS Scaleamento e FinFET Tecnologia

A escala contínua do CMOS para 3-nm e mais além proporciona melhorias intrínsecas de velocidade através de atraso reduzido da porta. As estruturas FinFET oferecem melhores características analógicas do que os transistores planares, com menor ruído de flicker e maior resistência à saída. No entanto, o desempenho analógico não escala tão agressivamente quanto o digital, porque as tensões de alimentação estão diminuindo, reduzindo a sala de espera para estágios de cascode em ADCs. Os designers devem empregar técnicas avançadas de circuito, como amplificadores baseados em inversores e feedback dinâmico de modo comum para operar em suprimentos sub-1 V. Apesar desses desafios, a economia do CMOS continua sendo atraente, e a maioria dos CSA comerciais de alta velocidade usa nós FinFET.

Materiais emergentes: GaN, SiGe e InP

Para as velocidades extremas exigidas pelos ADCs terahertz (100+ SPGS), semicondutores compostos como fosforeto de índio (InP) e silício-germânio (SiGe) oferecem maiores frequências de mobilidade e transição de elétrons (f[t > 300 GHz). Os transistores bipolares de heterojunção InP (HBTs) demonstraram ADCs com resolução de 8 bits a 100 GSPS, mas ao custo de menor densidade de integração e maior custo. Os dispositivos de potência de nitreto de gálio (GAN) estão sendo explorados para circuitos front-end robustos capazes de lidar com grandes sinais, mas os ADCs GaN ainda são experimentais. A indústria pode adotar integração heterogênea — ligando um ADC InPD a uma base digital SiGe ou CMOS — para combinar o melhor de ambos os mundos.

Integração 3D e Embalagem Avançada

A empilhamento de múltiplas matrizes utilizando vias via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via via

Desafios de Integração de Nível de Sistema

Fim de Frente e Filtragem Analógicas

O ADC não pode ser considerado isoladamente; o seu desempenho depende fortemente da cadeia analógica anterior. Para receptores de banda larga 5G, um amplificador de ganho programável (PGA) com largura de banda até 2 GHz deve conduzir o ADC sem introduzir distorção. O filtro anti-aliasing (AAF) deve rejeitar bloqueadores fora de banda suficientemente para evitar o aliasing na banda base. À medida que as larguras de banda aumentam, a implementação de um filtro activo de roll-off afiado com baixo ruído e alta linearidade torna-se impraticável; filtros passivos (por exemplo, baseados em LC) são utilizados, mas requerem indutores off-chip, complicando soluções de chip único. Abordagens alternativas como amostragem interlevada com filtragem integrada (por exemplo, utilizando processamento de sinal discreto no domínio de carga) estão a ser pesquisadas para co-projetar o front-end e ADC.

Compensação Digital Pós-Processo

O processamento digital de sinais (DSP) pode compensar muitas deficiências do ADC – não linearidade, interferência intersímbolo, jitter de amostragem – se as deficiências forem estáticas ou variarem lentamente. Veja tabelas para linearização, equalizadores adaptativos para erros dependentes de frequência e filtros Kalman para estimativa de jitter podem ser implementados no núcleo digital. No entanto, o DSP em si consome energia e adiciona latência. O trade-off entre perfeição analógica e correção digital é uma decisão chave para o nível do sistema. Para ADCs de velocidade muito alta (além de 50 GSPS), a largura de banda DSP necessária pode exceder 10 GHz, necessitando de uma lógica digital extremamente rápida que novamente empurra os limites do CMOS.

Co-design com viga digital

Numa matriz de formadores de feixes totalmente digitais, as saídas de múltiplos ADCs são combinadas com pesos complexos para formar vigas. A precisão de fase e amplitude de cada canal ADC deve ser rigorosamente controlada, muitas vezes requerendo calibração periódica usando um tom piloto injetado na porta da antena. Qualquer descompasso entre ADCs – seja em offset, ganho ou tempo – se traduz em erros de apontamento de feixes e sidelobes aumentados. Assim, o sistema deve incluir caminhos de calibração da antena para a ADC, e o projeto ADC deve suportar latência determinística e atraso conhecido do grupo. Esta abordagem de co-design eleva o ADC de um componente autônomo para um elemento de subsistemas que deve atender aos requisitos de fase de nível de sistema, espúrio e de tempo.

Conclusão: A estrada à frente para o escalonamento ADC

A escala ADCs para atender às demandas de tecnologias sem fio 5G e para além de tecnologias sem fio é um desafio de engenharia multifacetada que abrange o design de circuito, processamento de semicondutores e arquitetura de sistema. Os principais deslocamentos entre velocidade, resolução, energia e linearidade estão sendo gradualmente superados por arquiteturas inovadoras, como híbridos de pipeline intercalados no tempo, moduladores de delta-sigma contínuos e calibração digital avançada. Tecnologia de processo continua avançando com nós FinFET e semicondutores compostos empurrando o envelope de velocidade, enquanto a integração 3D permite módulos compactos de receptores de alto desempenho. À medida que a indústria se move para 6G, com sua visão de largura de banda multi-terahertz e grandes matrizes de antenas, os designers ADC terão que abraçar novos paradigmas – calibração assistida por máquina, conversão assistida por fotonic-assisted e co-optimização com a conformação digital. Apesar dos obstáculos dess, cada geração de padrões sem fio tem impulsionado inovações notáveis da ADC, e a próxima década promete avanços ainda mais emocionantes.