Влияние узла процесса уменьшается на производительность микропроцессора Cisc

Неустанный марш полупроводникового производства долгое время был краеугольным камнем прогресса в вычислениях, и для микропроцессоров с комплексными наборами инструкций (CISC) мало разработок были столь же преобразующими, как сокращение технологических узлов. Этот процесс - систематическое уменьшение размеров транзисторов, измеренных в нанометрах (нм) - непосредственно управляет скоростью, энергоэффективностью и функциональной сложностью чипов, таких как основанные на архитектуре x86. В то время как преимущества перехода, скажем, от 14-нм узла к 7-нм узлу широко отмечаются, полная история включает сложное взаимодействие физики, экономики и архитектурных компромиссов. Эта статья исследует, как сокращение технологических узлов сформировало производительность микропроцессора CISC, препятствия, которые сопровождают каждое сокращение, и что будущее держит, поскольку отрасль приближается к физическим пределам кремния.

Понимание процесса узел сокращается

Усадки технологических узлов относятся к итеративному уменьшению критических размеров внутри транзистора — в основном длины затвора, но также и расстояния между транзисторами и слоями межсоединений. Исторически названия узлов (например, 10 мкм, 1 мкм, 180 нм, 14 нм) служили приблизительными мерами наименьшего размера признаков, хотя современные соглашения об именах стали менее точными, часто отражая улучшения поколений, а не буквальные размеры. Промышленность следовала закону Мура — замечанию Гордона Мура о том, что число транзисторов на чипе примерно удваивается каждые два года — путем масштабирования транзисторов все меньше. От 10-микрометровых узлов начала 1970-х годов до сегодняшних 3-нм и неизбежных 2-нм узлов, каждый усадок позволил удвоить плотность транзисторов, разблокируя экспоненциальный рост вычислительных возможностей.

Для микропроцессоров CISC, которые полагаются на большие сложные наборы инструкций и тяжелую дозу микрокода, усадка технологических узлов была особенно последовательной. Архитектура x86 - доминирующее семейство CISC от Intel и AMD - развивалась через многочисленные переходы узлов, от 180-нм Pentium III до 5-нм серии Ryzen 7040. Каждый усадок позволил инженерам упаковывать более функциональные блоки, большие кэши и расширенные функции, такие как выполнение не по порядку и одновременное многопоточность на один кристалл. Количество транзисторов типичного высокопроизводительного настольного процессора взлетело с десятков миллионов до более 10 миллиардов, что стало возможным только благодаря неустанной миниатюризации.

Архитектура CISC и ее уникальные требования

Микропроцессоры CISC определяются их богатыми наборами команд, которые позволяют одной инструкции выполнять несколько низкоуровневых операций, таких как загрузка данных, выполнение арифметической операции и хранение результата. Эта философия проектирования уменьшает количество инструкций на программу, но увеличивает сложность блока управления процессором и пути передачи данных. По сравнению с конструкциями с уменьшенным набором инструкций (RISC), чипы CISC требуют больше транзисторов для декодирования инструкций, хранения микрокода и управления трубопроводом. Например, микроархитектура Intel Core выделяет значительную площадь кристалла для сложных декодеров, логики предсказания ветвей и большого кэша микрооперации (μop).

Эта присущая сложность делает конструкции CISC особенно чувствительными к сжатию технологических узлов. Меньший узел обеспечивает бюджет транзистора, необходимый для реализации таких функций, как вне порядка выполнения , , переименовывания регистра , и спекулятивное исполнение , — все из которых необходимы для современной производительности x86. Без увеличения плотности исторические процессоры CISC намного раньше достигли бы потолка производительности. Кроме того, ограничения мощности сокращающихся узлов заставили архитекторов переосмыслить обработку инструкций, что привело к инновациям, таким как энергоснабжение и динамическое напряжение и частотное масштабирование , которые теперь являются стандартными в каждом чипе CISC.

Как узел уменьшает производительность CISC

Повышение производительности от сжатия узлов проявляется в трех основных областях: тактовая частота, энергоэффективность и способность интегрировать более функциональные блоки. Каждый из них играет особую роль в повышении реальной скорости микропроцессоров CISC.

Часы частота выигрыша

Меньшие транзисторы демонстрируют меньшую емкость затвора и более короткую длину канала, что позволяет им включать и выключать быстрее. При тщательной настройке это напрямую приводит к более высоким тактовым частотам. Например, переход Intel от 65 нм (Conroe, ~2,93 ГГц) до 45 нм (Penryn, ~3,16 ГГц) давал скромные частотные шишки, но переход на 32 нм (Sandy Bridge) видел, что настольные детали достигают 3,8 ГГц или более. Позже сокращается до 14 нм (Skylake) выталкивал частоты за пределы 5 ГГц в условиях повышения. Однако частотное масштабирование замедлилось в последние годы из-за силовой стенки — точка, в которой увеличение напряжения для управления более быстрым переключением приводит к чрезмерному потреблению тепла и энергии. Тем не менее, узел сокращается остается ключевым рычагом для достижения более высоких тактовых частот без увеличения бюджетов мощности.

Эффективность энергии и термоменеджмент

Более значительным преимуществом усадок узлов для процессоров CISC является повышение энергоэффективности. Динамическое потребление энергии в схеме CMOS примерно пропорционально емкости × напряжению 2 × частоте. По мере сокращения узлов может быть уменьшена как емкость (из-за меньшей ширины затвора), так и рабочее напряжение, что приводит к резкому падению мощности на транзистор. Например, переход от 14 нм процесса Intel к 10 нм допускается для ~ 40% снижения активной мощности на той же частоте. Более низкая мощность означает меньшее производство тепла, что, в свою очередь, обеспечивает более высокую устойчивую производительность в термоограниченных средах, таких как ноутбуки и серверы.

Ток утечки становится более проблематичным при меньших узлах, но передовые методы, такие как металлические затворы с высоким К (введенные при 45 нм) и транзисторы FinFET (в 22 нм), смягчили это. FinFET с их трехмерной структурой канала обеспечивают лучшее электростатическое управление, уменьшая утечку за пределами состояния и позволяя снизить пороговые напряжения. Для чипов CISC с миллиардами транзисторов это имеет решающее значение для предотвращения плавления чипа под собственной статической мощностью.

Транзисторный бюджет для сложных функций

Возможно, самым глубоким эффектом сокращения узлов является возможность интеграции большего количества транзисторов в заданную область кристаллизации. Этот «премиум транзистора» позволил дизайнерам CISC добавить сложные функции, которые непосредственно улучшают инструкцию на цикл (IPC) производительность. Рассмотрим включение более крупных L2 и L3 кэшей — основной элемент современных x86 процессоров. 4 МБ кэш L3 в 45-нм четырехъядерном чипе растет до 16 МБ или более на 7-нм дизайне, резко сокращая задержку памяти. Аналогично, транзисторный головной убор поддерживает более широкие исполнительные блоки (например, восьми выпускные декодеры, несколько SIMD-блоков), более глубокие буферы переупорядочения и более надежные предикторы ветвей. Архитектура AMD Zen 3, построенная на 7-нм узле, достигла подъема IPC на 19% по сравнению с его предшественником частично благодаря унифицированному 32 МБ кэша L3 и перепроектированного переднего конца — оба включены плотностью 7 нм

Кроме того, усадка узлов позволяет интегрировать несколько компонентов чиплетов (например, процессоры Ryzen и EPYC на основе чиплетов AMD). Разделив большой монолитный кристалл на более мелкие чиплеты, изготовленные на разных узлах, дизайнеры могут оптимизировать стоимость и выход, все еще извлекая выгоду из передовых технологических процессов для вычислительных ядер. Этот подход был бы невозможен без плотных соединений и методов упаковки с высокой пропускной способностью, которые предоставляют продвинутые узлы.

Тепловая и энергетическая стена

В то время как усадка узлов обеспечивает неоспоримый прирост производительности, они также создают глубокие проблемы - главным образом, тепловую и энергетическую стенку. По мере сокращения транзисторов плотность мощности (ватт на квадратный миллиметр) может фактически увеличиваться, особенно по мере увеличения рабочих частот. Это связано с тем, что ток утечки - небольшое количество тока, которое течет даже при выключенном транзисторе - не масштабируется линейно с размером узла. В суб-10 нм процессах туннелирование через тонкий оксид затвора становится значительным, способствуя статическому потреблению энергии. Без тщательной конструкции высокопроизводительный чип CISC может потреблять несколько сотен ватт, требуя сложных решений охлаждения, далеко за пределами досягаемости основных настольных или портативных систем.

Темный кремний появился в качестве обходного пути: части чипа намеренно остаются недоразогнанными или отключаются, когда они не используются, чтобы оставаться в пределах тепловой мощности проектирования (TDP). Например, современные многоядерные процессоры CISC часто используют алгоритмы «турбо-усиления», которые временно разгоняют несколько ядер, припарковывая другие. В то время как узел сокращается, обеспечивая базовую эффективность, чтобы позволить такое управление мощностью, они также усугубляют проблему, затрудняя одновременное поддержание полной активности всех транзисторов. гетерогенные вычисления (например, Intel Alder Lake с ядрами производительности и эффективности) является прямым ответом на эту проблему, используя меньшие, более протекающие транзисторы для высокопроизводительных задач и более крупные, более эффективные для фоновой работы.

Еще одна тепловая проблема - образование точек доступа . Поскольку микропроцессоры CISC содержат разрозненные функциональные блоки - контроллер памяти, векторные блоки, соединительную ткань - определенные области могут стать намного горячее, чем другие. Расширенные узлы предлагают более тонкое заземление мощности, но компактность современных чипов делает распространение тепла более трудным. Это привело к инновациям в упаковке, таким как интегрированные распределители тепла и паровые камеры, а также архитектурные изменения, такие как распределенные конструкции кэша, которые распределяют тепловую нагрузку более равномерно.

Переход на все более мелкие узлы процессов - это не просто техническая проблема - это экономическая. Производство 7-нм или 5-нм пластин требует чрезвычайной ультрафиолетовой литографии (EUV) шаговых устройств, которые стоят более 150 миллионов долларов каждый. Общая стоимость создания современного фаба теперь превышает 15 миллиардов долларов, сумма, которую может позволить себе только горстка компаний (TSMC, Samsung, Intel). Эти затраты в конечном итоге стекаются к цене микропроцессоров CISC, потенциально ограничивая рынок для самых быстрых чипов высокопроизводительными рабочими нагрузками, такими как центры обработки данных, обучение ИИ и ноутбуки премиум-класса.

Удельный вес — процент функциональных кристаллов на пластину — также страдает от сокращения узлов. Меньшие транзисторы более восприимчивы к случайным дефектам атомного масштаба, таким как вариация процесса (например, несоответствия порогового напряжения) и дефекты кристаллического кремния . При 7 нм и ниже даже один недостающий атом в ключевом транзисторе может сделать целое ядро неисправным. Чтобы справиться, разработчики чипов включают избыточность (например, запасные кэш-линии) и адаптивные методы (например, биннинговые чипы по производительности). Несмотря на эти меры, выходы для передовых узлов могут первоначально томиться ниже 70%, что повышает эффективную стоимость на хороший кристалл.

Для архитектур CISC, которые часто используют большие монолитные кристаллы (например, флагманские серверные процессоры Intel), низкие выходы особенно болезненны. Подход чиплетов AMD смягчает это, используя меньшие вычислительные кристаллы, которые дают лучший результат, а затем сшивая их вместе через высокоскоростное межсоединение. Эта стратегия позволила AMD предлагать конкурентоспособные процессоры CISC на продвинутых узлах 5 нм / 6 нм, не неся полный риск затрат на массивный одиночный кристалл. Остается выяснить, будет ли возвращение Intel к чиплет-подобному дизайну с его архитектурой Meteor Lake аналогично облегчать производственные проблемы.

Будущие направления: Beyond 3nm

По мере приближения полупроводниковой промышленности к физическим пределам кремния путь вперед для производительности микропроцессора CISC становится более сложным. Переход от текущего 3-нм узла (TSMC N3, Intel 3) к 2-нм и 1-нм узлам потребует фундаментальных сдвигов в транзисторной технологии. Наиболее перспективным кандидатом является Gate-All-Around Field-Effect Transistor (GAAFET), который заменяет плавник FinFET вертикально уложенными нанопроводами или нанолистами. GAAFETs предлагают превосходное электростатическое управление, позволяющее дополнительное снижение напряжения без увеличения утечки. Samsung уже представила GAAFET в своем 3-нм процессе, и как TSMC, так и Intel планируют принять его на 2-нм.

Для процессоров CISC это означает возможность еще более плотных ядер, меньшей мощности и более высоких частот, но эра 10% + IPC-приростов от одного только сокращения узлов может закончиться. Вместо этого архитекторам придется использовать транзисторный бюджет для специализированных ускорителей, таких как матричные двигатели AI, криптографические блоки и продвинутые контроллеры памяти. Недавнее включение Intel в свои серверные чипы является ранним примером этой тенденции. Архитектура Alder Lake также демонстрирует гибридный подход, который сочетает в себе ядро CISC-ish с выделенными ядрами эффективности, оптимизированными для меньшего узла.

Другой рубеж — 3D стекинг , где вычислительные матрицы и кэш-дизы сложены вертикально с помощью сквозных кремниевых свай (TSVs). Это позволяет дизайнерам эффективно увеличивать плотность транзисторов, не сокращая сам узел — обходной путь, который может продлить закон Мура еще на десятилетие. Для чипов CISC 3D-стекинг может обеспечить массивные кэши L3 (256 МБ или более) непосредственно под ядрами, резко сокращая задержку памяти и улучшая IPC. Технология 3D V-Cache AMD уже является шагом в этом направлении.

Однако эти передовые методы сопряжены со своими собственными проблемами: охлаждение сложенных кристаллов, управление доставкой энергии через несколько слоев и обеспечение долгосрочной надежности. Квантовые эффекты, такие как туннелирование через барьеры толщиной нанометров, станут все более проблематичными, потенциально ограничивая сокращение длины затвора ниже 1 нм. Исследователи изучают материалы за пределами кремния — такие как графен и переходные металлические дихалкогениды , но они остаются годами от коммерческого развертывания в микропроцессорах CISC.