Cisc Microarchitecture Оптимизация для виртуальной архитектуры Реальные приложения

Приложения виртуальной реальности (VR) предъявляют к вычислительному оборудованию экстремальные требования к производительности и отзывчивости. Для обеспечения погружения, без тошноты, системы должны поддерживать высокую частоту кадров, ультра низкую задержку и постоянную пропускную способность. Центральным для достижения этих целей является оптимизация микроархитектуры процессора, особенно в архитектурах сложных наборов инструкций (CISC). В то время как процессоры CISC долгое время были основой настольных и серверных вычислений, их философия дизайна представляет как проблемы, так и уникальные возможности при применении к рабочим нагрузкам VR. В этой статье рассматриваются тонкости микроархитектуры CISC, конкретные препятствия, с которыми она сталкивается в средах VR, и всеобъемлющий набор стратегий оптимизации, которые открывают весь ее потенциал для виртуальной реальности следующего поколения.

Понимание микроархитектуры CISC

Микроархитектура CISC определяется богатым набором инструкций, где отдельные инструкции могут выполнять несколько низкоуровневых операций, таких как доступ к памяти, арифметика и условное ветвление, в одной инструкции. Эта конструкция направлена на уменьшение семантического разрыва между языками программирования высокого уровня и машинным кодом, что позволяет использовать компактные программы и упрощенные компиляторы. Однако сложность этих инструкций требует сложной логики декодирования и исполнения.

Основные характеристики CISC

Отличительной чертой CISC является переменная длина и формат команд. Инструкции могут варьироваться от одного байта до более пятнадцати байтов в реализациях x86. Эта изменчивость создает проблемы на этапах извлечения и декодирования трубопровода. Для управления этим современные процессоры CISC используют интерфейс, который включает в себя сложный декодер команд, часто разбивающий инструкции CISC на более мелкие микрооперации фиксированной длины (μops), которые легче обрабатывать с помощью ядра выполнения. Секвенсор микрокода, встроенный в хранилище управления, переводит сложные инструкции в последовательности этих μops.

Еще одной определяющей особенностью является поддержка операций памяти к памяти и нескольких режимов адресации. Например, такая инструкция, как , выполняет добавление к местоположению памяти, вычисленное из значений регистра. Это уменьшает количество явной нагрузки и инструкций хранения, но возлагает большую нагрузку на подсистему памяти и логику переименования регистра.

CISC vs. RISC в современных процессорах

В то время как архитектуры с сокращенным набором инструкций (RISC) первоначально рассматривались как более простые и эффективные для конвейерной обработки, разрыв в производительности значительно сократился. Современные процессоры CISC (например, Intel Core, AMD Ryzen) внутренне принимают многие принципы RISC: они декодируют инструкции в μops, используют большие регистровые файлы с переименованием и используют сложные внепорядковые исполнительные движки. Ключевое различие остается в интерфейсе набора инструкций: CISC сохраняет обратную совместимость и позволяет более плотный код, который может уменьшить промахи кэша инструкций - значительное преимущество для кода VR, который часто включает в себя длительные функции и сложные шейдеры.

Исторический контекст имеет значение: CISC появился в 1970-х и 1980-х годах, когда память была дефицитной, а компиляторы были менее продвинутыми. Разработка инструкций, которые упаковывали больше работы за один привкус, уменьшила трафик памяти. Сегодня иерархии памяти эволюционировали, но набор устаревших инструкций остается основой, в которой методы оптимизации должны работать.

Проблемы в VR-приложениях

Приложения VR подчеркивают каждый компонент процессора. Два основных показателя определяют качество опыта: задержка движения к фотону (время от движения пользователя до обновления дисплея) и согласованность скорости кадра . Для комфортной VR задержка движения к фотону должна быть ниже 20 миллисекунд, а частота кадров обычно должна составлять 90 кадров в секунду или выше. Микроархитектура CISC сталкивается с несколькими конкретными проблемами при достижении этих целей.

Инструкция по декодированию Bottleneck

Характер команд CISC переменной длины создает фундаментальное узкое место в передней части. Декодер должен определять границы команд, что может включать сканирование байтов кода и разбор полей ModRM. Этот процесс по своей сути является последовательным и может ограничивать ширину приёма. В рабочих нагрузках VR, которые содержат смесь целого числа, плавающей точки и SIMD-кода, плотность команд может быть высокой, усугубляя ограничение декодирования. Когда декодер не может поддерживать работу двигателя исполнения, питаемого μops, возникают ларьки трубопровода, увеличивая задержку.

Опасности данных и трубопроводные заграждения

Программное обеспечение VR часто включает в себя узкие циклы обработки вершинных данных, выполнения физических расчетов и применения преобразований. Эти циклы демонстрируют сильные зависимости данных. Относительно мелкий внутренний набор регистров CISC (например, 16 регистров общего назначения в x86) может привести к давлению регистра, вынуждая разливы в память. В то время как переименование регистра облегчает некоторые ложные зависимости, истинные опасности данных (чтение после записи) все еще вызывают застойные ситуации. Кроме того, использование сложных режимов адресации может ввести скрытые зависимости - например, инструкция, которая пишет и читает базовый регистр, может сериализовать выполнение.

Давление иерархии памяти

VR требует доступа к большим структурам данных с высокой пропускной способностью: карты текстуры, геометрии буферов и истории кадров. Процессоры CISC часто имеют глубокие иерархии кэша (L1, L2, L3), но пропускная способность и задержка имеют решающее значение. Одна ошибка кэша может стоить десятки циклов, непосредственно влияя на время кадра. Наличие многопоточного рендеринга (несколько рабочих потоков) может привести к потере кэша, если не управляется локальность данных. Кроме того, предпочтение CISC операндам памяти в инструкциях может производить многочисленные небольшие доступы к памяти, загрязняя кэши и увеличивая скорость пропуска TLB.

Силовые и тепловые ограничения

Системы VR часто работают в ограниченных пространствах (на головных дисплеях) или требуют высокопроизводительных ноутбуков. Конструкции CISC обычно потребляют больше энергии на инструкцию, чем эквиваленты RISC, особенно когда они сильно трубопроводированы с широкими исполнительными блоками. Дополнительная логика декодирования, микрокод ROM и сложные планировщики способствуют тепловым накладным расходам. При устойчивых нагрузках VR тепловое дросселирование становится риском, снижая тактовую частоту и ухудшая производительность.

Стратегии оптимизации для микроархитектуры CISC в VR

Чтобы преодолеть эти проблемы, архитекторы и дизайнеры компиляторов разработали набор стратегий оптимизации, которые используют сильные стороны CISC, смягчая его слабые стороны. Эти стратегии особенно эффективны, когда они адаптированы к предсказуемым, параллельным данным шаблонам рабочей нагрузки VR.

Параллелизм уровня обучения (ILP)

Современные процессоры CISC являются суперскалярными, способными отправлять несколько мкОПов за цикл через несколько портов исполнения. Код VR извлекает выгоду из высокой ILP, потому что такие операции, как векторные добавления и умножения матриц, могут быть параллелизированы. Компиляторы могут планировать инструкции для максимального использования портов: выдача целых инструкций на одном порту, плавающая точка на другом и операции памяти на третьем. Вне порядка выполнение (OoO) далее эксплуатирует ILP, позволяя более поздним независимым инструкциям выполнять, в то время как более ранние ожидают данных. В VR двигатели OoO с большими буферами переупорядочения (например, 224 записи в последних ядрах Intel) могут эффективно скрывать задержку памяти.

Микро-оп Fusion

Микро-оп синтез объединяет два или более мкоп в один уоп, который проходит через трубопровод вместе. Например, CISC инструкция, такая как , может быть декодирована в нагрузочный мкоп и арифметический мкоп. Fusion позволяет их обрабатывать как одну для планирования и выхода на пенсию, снижения давления на окно вне порядка и экономии энергии. Intel Sandy Bridge и более поздние микроархитектуры реализуют макрофьюжн (объединение смежных инструкций x86, таких как нагрузка + ALU) и микрофьюжн (объединение мкоп в одной инструкции). Для VR-петлей с частыми арифметическими операциями памяти, слияние может увеличить производительность исполнения до 30%. Архитектура AMD Zen также использует аналогичные методы слияния.

Спекулятивное исполнение и отраслевое прогнозирование

Неверные прогнозы ветвей вызывают смыв трубопровода, который может стоить 15-20 циклов. Приложения VR содержат много ветвей, связанных с обнаружением столкновений, отбрасыванием видимости и изменениями состояния. Расширенные ветви предикторов с использованием алгоритмов на основе перцептрона или TAGE (Tagged Geometric History Length) достигают скорости прогнозирования выше 95% для типичного кода VR. Спекулятивное исполнение должно управляться осторожно, чтобы избежать уязвимостей безопасности (например, Spectre), но остается существенным. Улучшенная оценка уверенности позволяет процессору останавливать спекуляции при неопределенности, уменьшая бесполезную работу. Для VR минимизация штрафов за неправильное прогнозирование означает более высокий устойчивый IPC.

Улучшенные иерархии кэша

Оптимизация CISC для VR включает в себя проектирование кэшей, которые соответствуют шаблонам доступа. Большие кэши L2 (1-2 МБ) снижают частоту промахов для рабочих наборов игровых сред. Алгоритмы предварительной обработки - особенно на основе шага и префектчеров следующей линии - могут принести данные геометрии и текстуры раньше спроса. Примерами являются адаптивная двойная префетчерная система Intel и префетчер 2 уровня AMD. Для VR временная префетчерная обработка (повторяющиеся шаблоны) полезна для последовательностей анимации. Кроме того, когерентность кэша в многоядерных системах кэша должна быть эффективной для многопоточных конвейеров рендеринга VR (например, использование общего L3 с межсоединениями с низкой задержкой, такими как Infinity Fabric AMD или Mesh Intel).