Влияние инструментов синтеза высокого уровня (hls) на рабочий процесс проектирования Dsp-процессора

Инструменты синтеза высокого уровня (HLS) фундаментально изменили процесс проектирования для процессоров цифровой обработки сигналов (DSP). Позволив дизайнерам определять поведение аппаратного обеспечения с использованием языков высокого уровня, таких как C, C++ или SystemC, HLS устраняет большую часть ручного, подверженного ошибкам кодирования описаний уровня передачи регистра (RTL), позволяя быстрее выходить на рынок, облегчать исследование пространства проектирования и улучшать сотрудничество между инженерами программного обеспечения и аппаратного обеспечения. Для приложений DSP - где производительность обработки, задержка и энергоэффективность имеют решающее значение - HLS предлагает практический путь от спецификации алгоритма до синтезируемого аппаратного проектирования. В следующих разделах подробно описывается, как работает HLS, его конкретные преимущества для проектирования процессора DSP, проблемы, которые он представляет, и будущие направления технологии.

Понимание синтеза высокого уровня (HLS)

Синтез высокого уровня - это автоматизированный процесс проектирования, который интерпретирует алгоритмическое описание, написанное на языке высокого уровня, и производит аппаратную реализацию на уровне RTL - обычно в VHDL или Verilog. Вводный код описывает предполагаемые вычисления без указания времени, конвейерирования или распределения ресурсов. Инструмент HLS затем запланирует операции по часовым циклам, распределяет функциональные блоки (добавители, множители, блоки памяти) и связывает переменные с регистрами или памятью. Ограничения, такие как целевой период времени, пределы области и бюджеты мощности, направляют эти решения.

Для процессоров DSP алгоритмические описания часто включают вложенные петли, матричные операции, фильтрующие структуры (FIR, IIR), бабочки FFT и адаптивное выравнивание. Инструменты HLS могут автоматически прокладывать петли, разматывать итерации и использовать срезы DSP (множественно-накопленные блоки), найденные в современных FPGA и ASIC. Эта автоматизация является значительным отходом от традиционного дизайна RTL, где каждый государственный компьютер, путь передачи данных и интерфейс памяти должны кодироваться вручную.

Традиционный рабочий процесс RTL Design против HLS Workflow

В обычном рабочем процессе RTL инженер DSP начинает с системной спецификации, пишет высокоуровневую модель (часто в MATLAB или Python), а затем вручную переводит эту модель в RTL. Этот перевод требует глубокой аппаратной экспертизы и трудоемок. Каждое изменение алгоритма требует пересмотра кода RTL, часто вводя ошибки и требуя перепроверки. Время от замораживания алгоритма до функционального кремния может составлять месяцы, особенно для сложных многократных или адаптивных систем.

С HLS тот же инженер может непосредственно реализовать модель высокого уровня после функциональной проверки. Инструмент HLS обрабатывает перевод и обеспечивает обратную связь по производительности, площади и мощности. Если алгоритм изменяется, дизайнер обновляет код высокого уровня и повторно синтезирует. Способность инструмента исследовать различные микроархитектуры (например, полностью параллельные по сравнению с ресурсами) позволяет быстро анализировать компромиссы. Этот сдвиг ускоряет цикл проектирования и снижает барьер для инженеров-программистов для содействия проектированию аппаратного обеспечения, что имеет решающее значение в DSP-ориентированных продуктах, таких как программно-определяемые радиоприемники, чипы обработки звука и радиолокационные системы.

Основные преимущества использования HLS в DSP-дизайне

Принятие HLS в дизайне процессоров DSP обусловлено несколькими количественными преимуществами, которые выходят за рамки простого повышения производительности. Каждое преимущество напрямую затрагивает болевую точку в традиционной разработке оборудования.

Ускоренное развитие и сокращение времени выхода на рынок

Написание и проверка RTL для большого алгоритма DSP может занять недели или месяцы. HLS сводит это к дням, автоматизируя создание синтезируемого RTL. Например, 1024-точечный FFT может быть указан в нескольких десятках строк кода C; инструмент HLS автоматически выводит вычисления и отображает их на целевую архитектуру. Эта скорость имеет решающее значение на рынках, где циклы продуктов измеряются в месяцах, таких как потребительская электроника и телекоммуникационная инфраструктура.

Повышение производительности и фокус на оптимизации алгоритмов

Дизайнеры могут тратить больше времени на уточнение алгоритмов обработки сигналов, а не на управление аппаратным временем. Поскольку HLS отделяет поведение от реализации, инженеры могут тестировать и оптимизировать алгоритмы на высоком уровне, а затем позволить инструменту генерировать аппаратное обеспечение. Это разделение также облегчает лучшее повторное использование: хорошо написанная модель C/C++ может служить как для моделирования программного обеспечения, так и для синтеза аппаратного обеспечения, уменьшая дублирование усилий.

Проектирование космических исследований

Инструменты HLS позволяют быстро исследовать пространство проектирования. Настраивая директивы (например, интервал трубопровода, коэффициент разворота петли, разделение массива) дизайнер может генерировать несколько реализаций RTL и сравнивать их производительность, площадь и мощность. Например, фильтр FIR может быть реализован как полностью параллельный систолический массив или как последовательный MAC-двигатель. Инструмент HLS сообщает об использовании ресурсов и времени для каждого варианта, позволяя дизайнеру выбрать лучший компромисс без ручного переписывания RTL. Эта возможность бесценна для систем DSP, где сосуществуют ограничения мощности и реального времени.

Улучшение многоразового использования и портативности

Описание DSP высокого уровня по своей сути более портативно для семейств FPGA или ASIC-технологий, чем RTL. При нацеливании на новое устройство разработчику необходимо только повторно синтезировать тот же код C/C++ с обновленными ограничениями. Кроме того, библиотеки многоразовых функций DSP (например, генераторы фильтров, библиотеки FFT, модули модуляции) могут поддерживаться в форме высокого уровня и совместно использоваться в проектах, обеспечивая согласованность и снижая затраты на обслуживание.

Уменьшение ручных ошибок и улучшение проверки

Ручное кодирование RTL подвержено ошибкам по отдельности в государственных машинах, некорректным застоям трубопровода или несоответствующим данным. HLS генерирует RTL из проверенной алгоритмической модели, значительно уменьшая такие ошибки. Инструмент HLS также обеспечивает RTL-ко-симуляцию, которая перекрестно проверяет генерируемый RTL по сравнению с исходной тестовой панелью C. Эта «золотая ссылка» верификации улавливает аппаратные ошибки на ранней стадии, до синтеза логики или моделирования после выкладки.

Влияние на рабочий процесс проектирования DSP процессора

Интеграция инструментов HLS изменила каждый этап разработки процессора DSP - от спецификации до окончательной проверки.

Раннее прототипирование и Hardware-Software Co-Design

С HLS аппаратные прототипы могут быть построены, как только алгоритм стабилен. Сгенерированный RTL может быть синтезирован для панели оценки FPGA, что позволяет тестировать цепочки обработки сигналов в режиме реального времени за несколько месяцев до того, как будет доступен окончательный кремний. Это раннее прототипирование позволяет совместно разрабатывать аппаратное обеспечение: системное программное обеспечение может интегрироваться с фактическим аппаратным ускорителем, обнаруживая проблемы интерфейса или несоответствия задержки на ранней стадии. Во многих продуктах DSP эта ранняя проверка является самым большим экономителем времени.

Итеративная оптимизация с использованием модификаций высокого уровня

Поскольку высокоуровневый код служит источником, итерационная оптимизация проста. Для уменьшения задержки дизайнер добавляет директивы трубопровода и повторно синтезирует. Для уменьшения площади они снижают коэффициент развёртывания или совместно используют функциональные блоки. Каждая итерация занимает минуты (а не дни). Этот быстрый цикл обратной связи поощряет агрессивную оптимизацию, которая была бы непомерно дорогой в RTL. Например, процессор базовой полосы связи может быть оптимизирован для пропускной способности в одном проходе и для питания в другом, что дает несколько реализаций, которые можно сравнить количественно.

Совместная разработка между командами программного обеспечения и оборудования

HLS способствует сотрудничеству, используя общий язык (C/C++). Программные инженеры, которые понимают алгоритмы DSP, могут писать функциональную модель; инженеры аппаратного обеспечения фокусируются на настройке ограничений и настройке микроархитектуры. Это общее понимание уменьшает недопонимание и гарантирует, что окончательное оборудование действительно соответствует намерению алгоритма. На практике команды часто используют подход «двойного трека»: программное обеспечение поддерживает имитационную модель, в то время как аппаратное обеспечение использует HLS для генерации RTL из той же кодовой базы.

Автоматическое пипелирование и совместное использование ресурсов

Алгоритмы DSP обычно включают в себя циклы, которые потребляют большую часть вычислений. Инструменты HLS автоматически прокладывают эти циклы для достижения высокой пропускной способности. Например, в фильтре FIR инструмент может планировать операции с множественным накоплением для достижения целевого интервала инициации. Аналогично, совместное использование ресурсов - где несколько операций совместно используют один множитель - автоматизировано, уменьшая площадь при сохранении необходимой скорости передачи данных. Этот уровень оптимизации утомителен и подвержен ошибкам, когда делается вручную.

Проблемы и ограничения HLS для DSP

Несмотря на свои преимущества, HLS не является панацеей. Дизайнеры должны понимать его ограничения, чтобы избежать подводных камней в производстве DSP-проектов.

Прогнозируемость результатов и их качество

Качество результатов HLS, измеряемое тактовой частотой, площадью и мощностью, сильно зависит от инструмента и предоставленных директив. Для некоторых нерегулярных структур управления или произвольной точности арифметики, генерируемый RTL может быть менее эффективным, чем RTL с ручной кодировкой. Опытные дизайнеры RTL часто могут создавать более оптимизированный путь передачи данных для критических циклов. Однако по мере улучшения инструментов этот разрыв сужается. Систематическое использование директив и постепенная уточнение могут привести к результатам, близким к ручным конструкциям.

Кривая обучения и зрелость инструмента

Принятие HLS требует изучения нового набора ограничений, прагм и механизмов отчетности. Инженеры должны понимать, как их высокоуровневые кодовые карты к аппаратному обеспечению - какие конструкции будут выводить воспоминания, как циклы запланированы и как синтезируются интерфейсы. Кривая обучения является крутой для дизайнеров, привыкших к чистому RTL. Зрелость инструментов варьируется; некоторые инструменты HLS обрабатывают сложные блоки DSP (например, разложение QR, адаптивные фильтры) с высокой предсказуемостью, в то время как другие могут бороться с потоком управления, зависящим от данных.

Площадь и накладные расходы на электроэнергию

HLS иногда может генерировать больше площади, чем эквивалентная реализация RTL ручной работы. Автоматизированный процесс связывания может вводить дополнительные мультиплексоры или регистровые файлы, которые не являются строго необходимыми. Аналогично, динамическое потребление энергии может быть выше из-за ненужного переключения. Однако современные инструменты HLS предлагают директивы по оптимизации мощности (например, вставка тиканья часов, изоляция операнда) для смягчения этого. Для конструкций DSP с ограниченным энергопотреблением (например, слуховые аппараты, датчики IoT) необходима тщательная настройка директив.

Сложность отладки и проверки

В то время как HLS уменьшает количество ошибок ручного кодирования, отладка генерируемого RTL может быть более сложной. Разработчик должен перенаправить сигналы RTL обратно на исходный код C, чтобы понять неожиданное поведение. Моделирование уровня транзакции и RTL-ко-симуляция помогают, но они добавляют сложность потоку проверки. Для больших систем DSP, охватывающих несколько часовых доменов или асинхронных интерфейсов, проверка остается значительным усилием.

Интеграция HLS в современные потоки DSP на основе FPGA и ASIC

Современные ведущие инструменты HLS глубоко интегрированы в коммерческие среды проектирования FPGA и ASIC. Для проектов FPGA Xilinx Vitis HLS (ранее Vivado HLS) позволяет разработчикам компилировать код C/C++ в IP, который может использоваться в проектах блоков Vivado. Инструмент поддерживает широкий спектр функций библиотеки DSP, включая FFT, фильтры и матричные операции. Аналогично, Intel FPGA HLS (теперь часть Intel oneAPI) обеспечивает аналогичный поток для устройств Intel. Эти инструменты автоматически выводят срезы DSP и используют примитивы для достижения оптимальной производительности.