Table of Contents

Императив для аппаратного ускоренного шифрования

Современная цифровая инфраструктура перемещает данные в экстраординарном масштабе. Финансовые биржи обрабатывают миллионы заказов в секунду, видеопотоки доставляют 4K-контент на миллиарды устройств, а военные сети передают сенсорные данные в оспариваемых электромагнитных средах. В каждом случае шифрование должно идти в ногу со скоростями линий, которые теперь обычно превышают 100 Гбит/с на канал. Программная криптография, даже при оптимизации с расширениями набора инструкций процессора, такими как AES-NI, вводит джиттер задержки и потребляет ценные основные циклы, которые в противном случае могли бы обслуживать рабочие нагрузки приложений. Полевые программируемые воротные массивы (FPGA) предлагают убедительную альтернативу: программируемая аппаратная ткань, которая может реализовать полные шифровальные конвейеры с детерминированной, субмикросекундной задержкой и пропускной способностью, которая масштабируется с количеством развернутых логических ресурсов. Эта статья обеспечивает всестороннее изучение того, как высокоскоростные системы шифрования данных на основе FPGA проектируются, реализуются и проверяются для производственных сред.

Архитектура FPGA и ее значение для криптографии

FPGA — это полупроводниковое устройство, состоящее из массива настраиваемых логических блоков (CLB), встроенных блоков памяти (BRAM), срезов цифровой обработки сигналов (DSP48) и высокоскоростных последовательных приемопередатчиков, связанных между собой через программируемую структуру маршрутизации. В отличие от процессора, который последовательно выполняет команды, FPGA реализует аппаратные схемы напрямую. Каждый логический блок может быть запрограммирован для выполнения простых комбинаторных функций или действовать как машина малого состояния. Когда тысячи этих блоков работают одновременно, FPGA достигает пространственного параллелизма, который принципиально отличается от временного параллелизма многоядерных процессоров или ширины SIMD графических процессоров.

Для рабочих нагрузок шифрования эта архитектура естественным образом отображает на итеративные круглые структуры блочных шифров. Один AES-круг требует замены (S-box lookup), сдвига строк, смешивания столбцов и добавления круглого ключа. В FPGA каждая из этих операций может быть назначена специальному оборудованию, которое выполняется в одном тактовом цикле. Путем разворачивания всех раундов и вставки регистров трубопроводов между ними новый блок с простым текстом может входить в трубопровод каждый цикл, обеспечивая пропускную способность, равную размеру блока, умноженному на тактовую частоту. На современном устройстве, работающем на частоте 500 МГц с 128-битным паттерном данных, это переводит на 64 Гбит/с для одного шифровального ядра. Несколько ядер могут быть инстанцированы для достижения 400 Гбит/с или выше.

Ключевые архитектурные особенности для шифрования

Несколько специфических функций FPGA непосредственно полезны для криптографических реализаций:

  • Блок ОЗУ (BRAM): Выделенные двухпортовые массивы памяти, которые могут реализовывать большие таблицы поиска, такие как S-боксы AES, без использования логики общего назначения. Каждая 36-килобитная BRAM может хранить четыре 256×8 S-боксов, что позволяет одновременно читать и записывать операции для трубопроводных конструкций.
  • DSP Срезы: Закаленные арифметические единицы, способные к многократно-накопительным операциям в одном цикле. Они необходимы для умножения поля Галуа в аутентифицированных режимах шифрования, таких как GCM, а также для полиномиальной арифметики в возникающих постквантовых алгоритмах.
  • Высокоскоростные приемопередатчики: Блоки SerDes, которые обрабатывают многогигабитный последовательный ввод/вывод напрямую. Интеграция логики шифрования, примыкающей к этим приемопередатчикам, устраняет необходимость во внешних чипах кадрирования и уменьшает задержку, избегая перемещения данных вне чипа.
  • Частная реконфигурация: Возможность изменять часть логики FPGA, пока остальная часть продолжает работать. Это позволяет менять алгоритмы шифрования или ключевой материал, не нарушая весь путь передачи данных.

Почему FPGA доминируют в высокоскоростном шифровании

Выбор платформы шифрования включает в себя компромиссы по нескольким измерениям: пропускная способность, задержка, энергоэффективность, гибкость и безопасность. FPGA занимают уникальное положение в этом пространстве дизайна, что делает их предпочтительным выбором для самых требовательных приложений.

Детерминированная низкая задержка

В программном обеспечении на задержку шифрования влияют планирование операционной системы, иерархия кэша и предсказание ветвей. Эти факторы вводят изменчивость, измеряемую в микросекундах. В трубопроводе шифрования на основе FPGA, напротив, фиксированная задержка распространения определяется исключительно комбинаторной логической глубиной и стадиями регистрации. Для полностью развернутого ядра AES-256 эта задержка обычно составляет от 40 до 80 наносекунд, постоянная для каждого блока. Высокочастотные торговые системы зависят от этого детерминизма для расчета подверженности риску и выполнения ордеров в ограниченные временные окна.

Масштабирование пропускной способности без снижения возврата

Добавление большего количества ядер ЦПУ для увеличения пропускной способности шифрования в конечном итоге затрагивает пропускную способность памяти и узкие места кэш-когерентности. В FPGA дополнительные ядра шифрования работают независимо на отдельных потоках данных. Поскольку каждое ядро имеет свою собственную выделенную логику и память, пропускная способность линейно масштабируется с использованием ресурсов до тех пор, пока устройство не будет полностью загружено. Это линейное масштабирование имеет решающее значение для агрегированного шифрования ссылок в межсоединениях центров обработки данных и магистральных сетях.

Алгоритм гибкости и полевой модернизации

Развиваются криптографические стандарты. Уничтожение 3DES, переход от SHA-1 к SHA-256 и продолжающаяся стандартизация постквантовых алгоритмов NIST требуют обновления развернутого оборудования. ASIC, предлагая при этом самую высокую производительность на ватт, фиксируются при производстве. FPGA могут быть перепрограммированы в полевых условиях, часто пока система остается работоспособной. Частичное перенастройка может поменять ядро AES на ядро ChaCha20 или исправить уязвимость бокового канала, не заменяя аппаратное обеспечение.

Закаливание атаки бокового канала на уровне аппаратного обеспечения

Программные контрмеры против анализа мощности или электромагнитных боковых каналов ограничены операционной средой. FPGA позволяют дизайнерам внедрять методы скрытия и маскировки уровня затвора, которые являются гораздо более надежными. Стили логики двойных рельсов, такие как Wave Dynamic Differential Logic (WDDL), могут быть синтезированы непосредственно в ткань, гарантируя, что каждый логический переход потребляет сбалансированную мощность независимо от значения данных. Этот уровень управления просто недоступен в реализациях CPU или GPU.

Основные криптографические алгоритмы для реализации FPGA

Не каждый алгоритм эффективно отображает логику FPGA. Самые успешные реализации используют сильные стороны устройства: регулярный поток данных, минимальную логику управления и операции, которые сводятся к XOR, поиску и простой арифметике.

Advanced Encryption Standard (AES)

AES остается наиболее широко развёрнутым симметричным шифром и эталоном эффективности шифрования FPGA. Алгоритм работает на 128-битных блоках с 10, 12 или 14 раундами в зависимости от размера ключа. Каждый раунд состоит из четырёх преобразований: SubBytes (нелинейная замена байтов через S-box), ShiftRows (байтовая перестановка), MixColumns (линейное смешивание через GF(28)) и AddRoundKey (XOR с круглым ключом).

В FPGA этап SubBytes обычно реализуется с использованием таблиц поиска на основе BRAM. Поскольку S-box представляет собой фиксированное отображение 256×8, он занимает ровно одну BRAM на экземпляр S-box. Для полностью развернутого шифровальщика AES-128 10 раундов требуют 10 этапов S-box или 160 экземпляров S-box при рассмотрении полного 16-байтового патча данных на раунд. Это потребляет примерно 160 BRAM на современном устройстве, которое хорошо в пределах емкости FPGA среднего диапазона.

Операция MixColumns включает в себя умножение на 2, 3, 1, и 1 в GF(28). Эти умножения сводятся к условным операциям XOR, которые могут быть реализованы на нескольких логических уровнях. При правильной прокладке одно ядро AES-128 может достигать 50-60 Гбит/с на устройстве Xilinx Virtex UltraScale+. AES-GCM, который добавляет аутентифицированное шифрование через умножение GHASH, требует дополнительных срезов DSP для умножения поля Galois, но все еще может превышать 100 Гбит/с при тщательном планировании пола.

ChaCha20 и Poly1305

ChaCha20, шифрование потока, разработанное Даниэлем Бернштейном, получило тягу в качестве альтернативы AES, особенно в TLS 1.3 и WireGuard. Его основная операция — это четвертькруг, который включает сложение, XOR и вращение на 32-битных словах. В отличие от AES, ChaCha20 не содержит таблиц поиска, что делает его экономичным в логике FPGA. Аутентификатор Poly1305, который работает на большой целочисленной арифметике, может быть реализован с использованием срезов DSP для операций с множественным накоплением.

Простота ChaCha20 означает более низкое использование ресурсов. Одно ядро на Xilinx Artix-7 может обрабатывать 10 Гбит/с при потреблении менее 2000 LUT и без BRAM. Это делает его подходящим для чувствительных к затратам периферийных устройств, где область AES S-box может быть непомерно высокой.

Легкие шифры для ресурсо-ограниченных сред

Для сенсорных сетей IoT, промышленного управления и спутниковой связи легкие шифры, такие как PRESENT, SPECK, SIMON и ASCON, предлагают безопасное шифрование с минимальным логическим следом. PRESENT, например, требует только около 1500 эквивалентов ворот для полного шифровальщика. FPGA могут инстанцировать сотни таких ядер на одном кристалле, позволяя массовое шифрование многих каналов с низкой скоростью передачи данных одновременно.

Функции хеширования и аутентификация

SHA-256 и SHA-3 обычно требуются наряду с шифрованием для целостности данных и цифровых подписей. Функция сжатия SHA-256 использует битовые операции и модульное сложение, эффективно отображая LUT и нести цепи. SHA-3, основанный на конструкции губки Keccak, извлекает выгоду из способности FPGA реализовывать широкие пути передачи данных: состояние 1600 бит может быть обновлено в одном цикле с использованием комбинаторной логики, достигая пропускной способности, превышающей 20 Гбит/с.

Проектирование потока для производства систем шифрования FPGA

Разработка шифровального движка на основе FPGA для развертывания включает в себя дисциплинированный инженерный процесс, который охватывает определение архитектуры через валидацию в системе.

Алгоритм и выбор режима

Проектирование начинается с модели угрозы и бюджета производительности. Ключевые вопросы включают: Что такое требуемая скорость строки? Обязательно ли аутентифицированное шифрование? Какой протокол управления ключами используется? Требуются ли побочные каналы контрмеры стандартом сертификации, таким как FIPS 140-3? Ответы определяют, использовать ли AES-GCM, ChaCha20-Poly1305 или пользовательскую комбинацию. Режим работы также имеет значение: Galois/Counter Mode параллелизуем и идеален для аппаратного обеспечения, в то время как Cipher Block Chaining (CBC) вводит последовательные зависимости, которые ограничивают пропускную способность.

Определение микроархитектуры

Микроархитектура определяет глубину трубопровода, ширину траектории передачи данных, стратегию расширения ключа и протоколы интерфейса. Для высокой пропускной способности предпочтительнее полностью развернутый трубопровод с индивидуальной логической логикой раунда. Для ограниченных ресурсами конструкций круговая итерационная архитектура, которая повторно использует одну круглую функцию в течение нескольких циклов, уменьшает площадь за счет пропускной способности. Расширение ключа может выполняться на лету с помощью отдельной машины состояния или предварительно вычисляться и храниться в BRAM. Последний подход уменьшает задержку, но увеличивает использование памяти.

RTL дизайн и IP интеграция

Конструкция фиксируется в VHDL или Verilog. Многие команды используют предоставленные поставщиком IP-ядра для стандартных функций, таких как PCIe DMA, Ethernet MAC и AES-GCM. Эти IP-ядра проверены и оптимизированы для целевого устройства, снижая риск развития. Пользовательская логика обертывает IP с управлением ключами, обнаружением впрыска ошибок и отчетностью о состоянии. Синтез высокого уровня (HLS) с использованием C++ или SystemC может ускорить первоначальное прототипирование, но ручная настройка RTL обычно требуется для удовлетворения закрытия времени на высоких тактовых частотах.

Закрытие времени и физическая реализация

Синтез отображает RTL на примитивы FPGA, но достижение закрытия времени на частоте 500 МГц или выше требует тщательного определения ограничений и итеративного планирования пола. Критические пути часто проходят через выходы S-box BRAM, несут цепи в MixColumns или широкие деревья XOR. Дизайнеры используют физические ограничения для размещения связанной логики в непосредственной близости, уменьшая задержку провода. Трубопроводные регистры вставляются в стратегические точки, чтобы разорвать длинные комбинаторные пути. Пересечение домена часов между часами шифрования и часами ввода/вывода должно быть синхронизировано с FIFO или логикой рукопожатия для предотвращения метастабильности.

Проверка и сертификация

Функциональная проверка использует тест-векторы, которые применяют векторы тестирования с известным ответом от NIST CAVP. Для сопротивления боковому каналу следы мощности собираются из FPGA и анализируются с использованием оценки утечек векторов (TVLA). Результат TVLA ниже 4.5 не указывает на значительную утечку. Тестирование впрыска по умолчанию включает в себя сбой часов или источника питания при мониторинге неправильных выходов. Конструкция должна обнаруживать и реагировать на неисправности путем очистки ключей и повышения оповещений. Для сертификации FIPS 140-3 весь криптографический модуль должен пройти проверку аккредитованной лабораторией. Кроме того, сертификация по общим критериям (например, EAL5 +) может потребоваться для правительственных развертываний, добавив дополнительную строгость в процесс проверки.

Маркировка эффективности и оптимизация

Количественные показатели необходимы для сравнения реализаций шифрования FPGA и руководства усилиями по оптимизации.

  • Пропускная способность (Gbps): Рассчитана как (block size × clock frequency) для полностью конвейерных конструкций, или (block size × clock frequency) / number of cycles per block для итеративных конструкций. Пропускная способность реального мира должна учитывать накладные расходы ввода/вывода и перезагрузку ключа.
  • Задержка (ns): Задержка распространения от первого байта простого текста, входящего в ядро, до первого появляющегося байта шифровального текста. Для приложений торговли и управления часто требуется задержка ниже 100 нс.
  • Эффективность зоны (Gbps/kLUT): Мера того, сколько пропускной способности доставляется на тысячу таблиц поиска. Эта метрика помогает сравнивать архитектуры в разных семействах устройств.
  • Энергоэффективность (Gbps/W): Критически важна для развертывания встроенных и центров обработки данных. Реализации FPGA обычно достигают 10-20 Гбит/с/Вт для AES-GCM по сравнению с 2-5 Гбит/с/Вт для программного обеспечения процессора.
  • Максимальная рабочая частота (MHz): Определяется задержкой критического пути. Современные FPGA могут поддерживать 500-800 МГц для хорошо пипелированных ядер шифрования.

Оптимизация часто включает компромиссы. Добавление регистров трубопроводов увеличивает задержку, но повышает максимальную частоту. Откат большего количества раундов увеличивает пропускную способность, но потребляет больше логики. Дизайнеры используют итеративный синтез с различными ограничениями площади и скорости, чтобы найти оптимальную точку для их применения.

Обсуждение безопасности в системах шифрования FPGA

Развертывание шифрования на FPGA-устройствах создает уникальные проблемы безопасности, которые должны решаться на архитектурном уровне.

Смягчение последствий атаки на боковой канал

Атаки анализа мощности, в том числе Simple Power Analysis (SPA) и Differential Power Analysis (DPA), используют корреляцию между потреблением энергии, зависящим от данных, и значениями секретных ключей. FPGA особенно восприимчивы, потому что программируемая структура маршрутизации вводит переменную емкость, которая может утечка информации.

Контрмеры включают:

  • Булевая маскировка: Разделение каждой чувствительной переменной на несколько случайных долей. Для AES S-коробка должна быть пересчитана для каждого замаскированного ввода, что увеличивает площадь примерно на 3-5x. Пороговые реализации (TI) обеспечивают доказуемо безопасную маскировку с минимальными требованиями случайности.
  • Скрытие: Балансировка энергопотребления за счет обеспечения того, чтобы каждый тактовый цикл потреблял одну и ту же энергию независимо от данных. Это может быть достигнуто с помощью двухрельсовых логических стилей, таких как WDDL или SABL (Sense Amplifier Based Logic), хотя для этого требуются пользовательские библиотеки ячеек, которые не всегда доступны в стандартных потоках FPGA.
  • Рандомизированное закрытие: Введение циклов джиттера или случайного задерживания для увязки следов мощности от криптографических операций. Это снижает соотношение сигнал/шум для злоумышленника, но не устраняет утечку полностью.

Защита от впрыска

Злоумышленник, который может сгладить часы, напряжение или подавать электромагнитные импульсы, может вызвать вычислительные ошибки, которые раскрывают ключевой материал. Анализ дифференциального отказа (DFA) может восстановить ключ AES из 256 неисправных шифротекстов.

Аппаратные контрмеры включают избыточные вычисления: выполнение каждого раунда дважды в отдельной логике и сравнение результатов. Временное резервирование повторяет одну и ту же операцию во времени, в то время как пространственное резервирование использует дублирующее оборудование. Коды коррекции ошибок на государственных регистрах обнаруживают и исправляют однобитные ошибки. Схемы обнаружения аномалий контролируют напряжение и целостность часов, вызывая стирание ключа, если отклонения превышают пороги.

Bitstream и защита ключей

Битстрим конфигурации FPGA должен быть зашифрован для предотвращения обратного инжиниринга и клонирования. Современные устройства от AMD и Intel поддерживают шифрование битстрима AES-256-GCM с помощью уникального для устройства ключа, хранящегося в ОЗУ с батарейным питанием (BBRAM) или eFuses. Ключ программируется в процессе производства и никогда не выставляется за пределы чипа.

Криптографические ключи, используемые в движке шифрования, должны быть защищены в состоянии покоя и в пути. Аппаратные модули безопасности (HSM) или физически неклонируемые функции (PUF) генерируют и хранят ключи, которые никогда не присутствуют в простом тексте во внешней памяти. Обертка ключа специальным ключом устройства гарантирует, что даже если битовый поток извлечен, операционные ключи остаются конфиденциальными. Для систем с высокой степенью безопасности выделенные защищенные анклавы в FPGA (например, ARM TrustZone от Xilinx Zynq Zynq + MPSoC) могут изолировать ключевой материал от программируемой логики.

Проблемы в разработке шифрования FPGA

Несмотря на свои преимущества, системы шифрования на основе FPGA представляют собой значительные инженерные проблемы, которые необходимо тщательно управлять.

  • Проектирование сложности и проверка усилий: Полностью развернутое ядро AES-GCM с маскированием и обнаружением неисправностей может превышать 100 000 линий RTL. Проверка такой конструкции для всех угловых случаев, включая сценарии впрыска неисправностей, требует времени моделирования, измеренного в днях, и обширной формальной проверки свойств.
  • Ограничения ресурсов: Среднечастотные FPGA обычно предлагают 100-300 BRAM и 50-200 DSP срезов. Одно маскируемое ядро AES может потреблять 60 BRAM и 40 DSP, оставляя ограниченное пространство для других функций, таких как обработка протокола или управление трафиком.
  • Переменная цепочки инструментов: Синтез и инструменты определения местоположения и маршрута могут давать разные результаты для незначительных изменений RTL. Для достижения закрытия синхронизации часто требуется несколько итераций с различными значениями семян и файлами ограничений. Эта непредсказуемость усложняет планирование проекта.
  • Тепловое управление: Переключение высокопроизводительных ядер шифрования на частоте 500 МГц генерирует значительную динамическую мощность. Полностью загруженное устройство Xilinx Virtex UltraScale+ может рассеивать 50-80 Вт, требуя принудительного охлаждения воздуха и тщательной тепловой конструкции в системах, установленных на стойках.
  • Алгоритмические ограничения для асимметричной криптографии:] Операции RSA и ECC включают модульную экспоненциацию и умножение точек на большие целые числа. Они плохо подходят для ткани FPGA, поскольку требуют много тактовых циклов на операцию и потребляют большое количество срезов DSP. Гибридные архитектуры, которые используют мягкий центральный процессор для обмена ключами и FPGA для объемного симметричного шифрования, являются общим обходным путем.

Реальные мировые развертывания и случаи использования

Шифрование на основе FPGA не ограничивается исследовательскими лабораториями, оно используется в самых сложных производственных средах на планете.

Финансовые услуги и высокочастотная торговля

Торговые фирмы используют FPGA для шифрования потока ордеров между совместно расположенными серверами и обменными шлюзами. Ядро AES-GCM мощностью 10 Гбит/с, интегрированное с механизмом разгрузки UDP, добавляет только 50 нс задержки, сохраняя микросекундные сроки, определяющие приоритет исполнения сделок. Детерминизм шифрования FPGA также устраняет необходимость повторной передачи из-за джиттера программного обеспечения.

Оборона и безопасные коммуникации

Программно-определяемые радиоприемники (SDR) для военных приложений используют FPGA для реализации обработки сигналов, перескока частоты и шифрования в одном устройстве. Алгоритмы шифрования типа-1, сертифицированные АНБ, реализованы в виде битовых потоков FPGA, которые могут быть обнулены при обнаружении подделок. Возможность обновления криптографических алгоритмов по воздуху без аппаратных изменений имеет решающее значение для длительных миссий.

Облачный центр обработки данных Interconnects

Крупные облачные провайдеры развертывают SmartNIC на основе FPGA, которые загружают обработку IPsec и MACsec с центральных процессоров. Эти карты шифруют каждый пакет между центрами обработки данных со скоростью 100 Гбит/с на порт, а совокупная пропускная способность достигает 400 Гбит/с с использованием четырех приемопередатчиков. Программируемость FPGA позволяет операторам обновлять наборы шифров в ответ на раскрытие уязвимостей без планирования дорогостоящих обновлений оборудования. Примеры включают AMD Alveo SmartNICs и Intel FPGA PACs .

Безопасность видео и вещания

Живые видеопотоки 4K и 8K требуют шифрования в кодере источника для защиты контента перед распространением. FPGA, встроенные в профессиональные камеры и кодеры, выполняют шифрование AES-CBC или AES-CTR на несжатых видеоданных со скоростью 60 кадров в секунду, с общей задержкой в течение одного периода кадра. Это позволяет обеспечить безопасное вещание в прямом эфире без заметной задержки.

Новые тенденции и будущие направления

Стык технологии FPGA и криптографии продолжает быстро развиваться, что обусловлено новыми угрозами и возможностями новых устройств.

Ускорение постквантовой криптографии

Продолжающаяся стандартизация NIST постквантовых криптографических алгоритмов потребует аппаратного обеспечения, которое может эффективно реализовывать схемы на основе решеток, кода и многовариантности. CRYSTALS-Kyber для инкапсуляции ключей и CRYSTALS-Dilithium для подписей включает многочленное умножение в циклотомических кольцах. FPGA ускоряют эти операции с использованием число-теоретических преобразований (NTT), отображаемых в массивы DSP. Ранние реализации на AMD Versal ACAPs достигают инкапсуляции ключа менее чем за 10 микросекунд, конкурентоспособные с программным обеспечением на высокопроизводительных процессорах, предлагая лучшую энергоэффективность. Последние бенчмарки от PQCRYSTALS иллюстрируют преимущества производительности.

Гомоморфное шифрование для вычислений, сохраняющих конфиденциальность

Полностью гомоморфное шифрование (FHE) позволяет вычислять зашифрованные данные, но вычислительные накладные расходы огромны. Ускорители FPGA для FHE находятся в активной разработке, ориентируясь на операции полиномиальной арифметики и теоремы китайского остатка, которые доминируют в загрузке. Хотя эти системы все еще находятся на ранних стадиях, они могут обеспечить безопасную обработку данных в ненадежных облачных средах. Сообщество HomomorphicEncryption.org обеспечивает усилия по стандартизации, которые направляют оптимизации FPGA.

Улучшенная адаптивная безопасность

Интеграция легких классификаторов машинного обучения в ткань FPGA позволяет в режиме реального времени обнаруживать атаки по боковым каналам или аномальные шаблоны трафика. Нейронная сеть, обученная на трассах мощности, может обнаружить начало атаки DPA и вызвать вращение ключа до того, как злоумышленник накопит достаточно следов. Эта способность самозащиты работает полностью на чипе, без штрафа за задержку для нормального трафика.

Неоднородная интеграция и чиплетная архитектура

Переход к FPGA на основе чиплетов, где затвердевшие криптографические ядра изготавливаются на отдельных кристаллах и связаны между собой с помощью UCIe или аналогичных стандартов, позволит обеспечить беспрецедентную производительность. Выделенный чиплет шифрования 7 нм может быть сопряжен с программируемой тканью 16 нм, сочетающей высокоскоростную криптографию с гибкой логикой клея. Такой подход снижает стоимость и позволяет изготавливать каждую функцию на своем оптимальном узле процесса. Предстоящая серия AMD Versal Premium уже интегрирует затвердевшие криптоблоки вместе с программируемой логикой.

Заключение

Высокоскоростные системы шифрования данных на основе FPGA представляют собой сближение программируемого оборудования и криптографической инженерии в его наиболее требовательной. Возможность реализации глубоко трубопроводных параллельных шифроядерных ядер с детерминированными латентными и полевыми алгоритмами делает FPGA незаменимыми для защиты данных в движении с многогигабитными скоростями. В то время как сложность проектирования, усилия по проверке и тепловые ограничения являются существенными, выигрыш в пропускной способности, задержке и обеспечении безопасности не имеет себе равных по программному обеспечению или альтернативам ASIC. Поскольку постквантовые алгоритмы зрелые и чиплетные архитектуры становятся основными, FPGA будут продолжать служить платформой выбора для наиболее критически важных для безопасности путей передачи данных в финансах, обороне, облачных вычислениях и за их пределами.