Как создать Pcbs для высокоскоростных интерфейсов памяти Ddr4 и Ddr5

Понимание проблемы высокоскоростного проектирования PCB памяти

Разработка печатных плат для высокоскоростных интерфейсов памяти, таких как DDR4 и DDR5, является одной из самых сложных задач в современной электронике. С DDR5, достигающим скорости передачи данных выше 8400 МТ/с и работающим при более низких напряжениях, чем его предшественники, каждый след, с помощью и размещение компонентов имеет значение. Целостность сигнала, целостность мощности и закрытие синхронизации становятся не подлежащими обсуждению требованиями. Одна ошибка компоновки может вызвать периодические сбои, повреждение данных или полную нестабильность системы. Эта статья предоставляет всеобъемлющее руководство по проектированию ПХБ для интерфейсов DDR4 и DDR5, охватывая все, от фундаментальных концепций целостности сигнала до передовых стратегий маршрутизации и методов моделирования.

Основные различия между DDR4 и DDR5, которые влияют на дизайн печатной платы

Прежде чем углубляться в правила компоновки, важно понять, чем DDR5 отличается от DDR4 на электрическом и физическом уровнях. Эти различия напрямую влияют на выбор дизайна печатной платы.

Скорость и напряжение данных

DDR4 работает от 2133 МТ/с до 3200 МТ/с с номинальным VDD 1,2 В. DDR5 начинается с 4800 МТ/с и указывается до 8400 МТ/с (и будет идти выше в будущих стандартных обновлениях), с VDD уменьшен до 1,1 В. Более низкое напряжение означает, что помехи на пределе шума более жесткие, а требования к целостности сигнала более строгие. Небольшие отражения или перекрестные перепалки, которые были бы приемлемы в DDR4, могут вызвать ошибки бита в DDR5.

On-Die Termination (ODT) и Dynamic ODT (Динамика)

DDR4 использует ODT, который может быть статически настроен на ранг или команду. DDR5 вводит динамический ODT, который регулирует импеданс терминации во время операций чтения и записи. Это улучшает качество сигнала на линиях данных, но требует от разработчика печатной платы координировать профили импеданса по каналу, особенно когда присутствуют несколько рангов.

Уравнение обратной связи принятия решений (DFE) и EQ передатчика

DDR5 предписывает DFE при выравнивании приемника и передатчика для операций записи. Эти методы компенсируют потери канала, но они полагаются на чистую базовую конструкцию печатной платы. Чрезмерное с помощью заглушек, разрывов импеданса или плохих переходов плоскости отсчета может ухудшить производительность эквалайзера.

Изменения в доставке электроэнергии

DDR5 перемещает большую часть управления питанием от материнской платы к самой DIMM (PMIC на модуле), но основная плата все еще должна поставлять чистые VDD, VDDQ и VPP. Более высокие скорости и более низкие напряжения требуют надежной распределительной сети (PDN) с очень низким сопротивлением до нескольких сотен мегагерц.

Основы целостности сигналов для высокоскоростной памяти

Целостность сигнала (SI) является дисциплиной обеспечения того, чтобы электрические сигналы поступали на приемник с достаточной амплитудой, запасом хода и помехозащищенностью, которые должны быть правильно интерпретированы. Для DDR4 и DDR5 критически важны следующие принципы SI.

Контролируемое импеданс

Каждый сигнал DDR должен иметь последовательное характеристическое импедансное сопротивление, обычно 40 Ω для линий данных и 80 Ω дифференциал для пар DQS (некоторые стандарты используют 39 Ω или 50 Ω; следуйте рекомендации поставщика памяти). Это достигается за счет правильной конструкции стекапа, ширины следов и диэлектрической толщины. Несоответствия импеданса при сквозных каналах, разъемах или изменениях слоя вызывают отражения, которые ухудшают диаграмму глаз.

Кросс-маленькая

Сигналы DDR тесно связаны. Следы данных на одном и том же слое или соседних слоях могут вызывать перекрестные помехи. Чтобы уменьшить перекрестные помехи, поддерживать адекватное расстояние (обычно в 3-5 раз ширину трассы) между несвязанными сигналами и маршрутными адресами / командными автобусами на слоях, отделенных от полос байтов данных. Анализ агрессора и жертвы с использованием инструментов моделирования рекомендуется для плотных конструкций.

Диаграмма глаз и временная маржа

Диаграмма глаза является практическим показателем качества сигнала. Для DDR5 окно с действительными данными (tVAC) очень узкое. Конструкция печатной платы должна минимизировать джиттер (как случайный, так и детерминированный) и обеспечить достаточно открытость глаза для удовлетворения настройки приемника и времени удержания. На временные пределы влияет перекос между DQS и DQ, поэтому соответствие длины в пределах жестких допусков (обычно ± 1 мм для групп данных) является обязательным.

PCB Stackup Design для DDR4 и DDR5

Хорошо продуманная стекап является основой успешного высокоскоростного интерфейса памяти.Число слоев, выбор материалов и расположение плоскостей управляют импедансом, обратными путями и общим шумом.

Счет уровня и назначение самолета

Для DDR4 распространена 8-слойная плата, слои которой посвящены сигналам, земле и мощности. Для DDR5 часто требуется от 10 до 12 слоев. Типичным стеком может быть:

Каждый сигнальный слой должен быть примыкающим к твердой плоскости отсчета (земля или мощность) для контролируемого импеданса и непрерывности обратного тока. Избегать расщеплений в плоскостях отсчета под высокоскоростными следами.

Материальный выбор

Стандарт FR-4 может использоваться для DDR4 до 2400 мкм/с, но для DDR5 и более высоких скоростей DDR4 рекомендуется материал с низкими потерями, такой как MEGTRON 6, Panasonic Megtron или Isola 370HR. Допуски коэффициента рассеивания (Df) и диэлектрической постоянной (Dk) влияют на ослабление сигнала и изменение импеданса. Всегда укажите ламинат с плотным допуском Dk (±0,05) для согласованного импеданса по всем направлениям.

Контроль импеданса в Stackup

Используйте полевые растворители (например, Polar SI9000) для расчета геометрии трассы для импеданса цели. Для трассы 50 Ом на внутреннем слое с ядром 4 мили и медью 1 унция типичная ширина может составлять 5-6 мил. Дифференциальные пары для DQS используют дифференциальное импеданс 80 Ом, что обычно означает ширину трассы 4-5 мил с расстоянием от края до края 5-6 мил. Документируйте импеданс цели и допуск (например, ±10%) на чертеже изготовления.

Руководящие принципы маршрутизации: сопоставление длины и топология

Интерфейсы памяти DDR состоят из нескольких групп сигналов, каждая из которых имеет определенные ограничения маршрутизации. Понимание этих групп и применение правильной топологии имеет важное значение.

Адрес / Командные и контрольные сигналы

В DDR4 и DDR5 все сигналы адреса, команды и управления являются одноконцовыми и имеют общие часы (CK). Эти сигналы маршрутизируются в топологии FLT:0]fly-by (DDR5 предписывает пролетать для всех рангов. В пролете сигналы Daisy-цепочка через каждую DRAM, причем каждое устройство имеет заглушку менее нескольких миллиметров. Это уменьшает отражения и упрощает маршрутизацию на многоуровневых конструкциях.

Data Byte Lanes (DQ, DQS, DM)

Каждая байтовая группа данных (8 бит плюс DQS, DM) представляет собой синхронную шину источника, где DQS предоставляет часы для этой группы.

Сигналы часов (CK, CK#)

Дифференциальная тактовая пара является наиболее важной точкой отсчета времени. Обход ее кратчайшим возможным путем, избегая, если это возможно, сквозных путей. Сопоставьте положительные и отрицательные ножки в пределах ±0,1 мм. Держите пару изолированной от других сигналов по меньшей мере на 4× ширину следа. Прекратите тактовую пару с сетью резисторов, близкой к последней DRAM (обычно 100 Ω по всей паре, с конденсатором для заземления с каждой стороны для прерывания переменного тока).

Выбор топологии: Fly-By против T-Topology

DDR4 может использовать либо fly-by, либо T-топологию. DDR5 требует fly-by. Fly-by проще маршрутизировать, но вводит задержки распространения между рядами, которые должны быть компенсированы контроллером памяти. Для двухрядного DDR4 T-топология может сбалансировать задержки, если длины ветвей совпадают, но создает проблемы с заглушками в центральном кране. Во всех современных конструкциях fly-by предпочтительнее для лучшего качества сигнала.

Прекращение и целостность власти

Правильное прекращение предотвращает отражения и гарантирует, что сигналы оседают в требуемом временном окне.

VTT-завершение для адреса/команды

Все адресные и командные сигналы прекращаются на VTT (VDD/2) с использованием резисторной матрицы. Резисторы терминации должны быть размещены сразу после последней DRAM в пролетной цепи. Плоскость VTT должна подавать ток постоянного тока и быть адекватно отделена от высокочастотных конденсаторов (100 нФ X5R) и объемных конденсаторов (10-47 мкФ). Импеданс плоскости VTT должен быть низким, предпочтительно ниже 1 Ω до 100 МГц.

ODT для линий данных

В DRAM и контроллере интегрировано оконечное значение ODT (например, 40 Ω, 60 Ω) задается регистрами конфигурации. Разработчик печатной платы должен обеспечить соответствие импеданса трассы ODT цели оптимальной передачи мощности. Для динамического ODT DDR5 импеданс канала должен оставаться постоянным независимо от изменений ODT; избегать изменения импеданса трассы на средней дороге.

Сеть распределения электроэнергии (PDN)

PDN должен подавать чистое, стабильное напряжение в DRAM с минимальной ряби. Целевой импеданс обычно ниже 10 мОм для VDD / VDDQ до полосы пропускания памяти (несколько сотен МГц для DDR5). Используйте несколько значений разъединяющего конденсатора (100 нФ, 1 мкФ, 10 мкФ, 100 мкФ), расположенных как можно ближе к штифтам мощности DRAM . Плоскости мощности должны быть низкоиндуктивными (тонкий диэлектрик) и каждая DRAM должна иметь по крайней мере две связки от штифта питания к плоскости. Имитируйте импеданс PDN с помощью инструмента, такого как Sigrity или LTSpice.

Моделирование и проверка

Моделирование не является обязательным для высокоскоростных интерфейсов памяти. Оно идентифицирует проблемы, которые не могут быть устранены только обзорами макета.

Предварительная симуляция

Перед началом компоновки создайте топологическую модель с контроллером памяти, трассировками ПХД и DRAM. Используйте модели IBIS (предоставленные поставщиком памяти и поставщиком SoC). Запустите моделирование для определения допустимых длин следов, стекапа слоев, значений терминации и наихудшего случая. Этот шаг определяет ограничения, которые будут применяться во время маршрутизации.

Пост-лайоу моделирование

После маршрутизации извлеките фактическую геометрию платы (паразитный RLC) и смоделируйте полный канал. Проверьте диаграммы глаз в каждой DRAM для каждого байта данных и для сигналов адреса/команды . Подтвердите, что высота и ширина глаза соответствуют спецификации приемника. Также запустите моделирование S-параметра для проверки потери вставки, потери возврата и перекрестного помех. Если глаз закрыт, итерируйте макет: укоротите следы, добавьте больше проходов на землю или отрегулируйте импеданс.

Инструменты и стандарты SI

Популярные инструменты моделирования включают в себя HyperLynx, ADS, HSPICE и Sigrity (теперь часть Cadence). Многие производители памяти (Micron, Samsung, SK Hynix) публикуют примечания к приложениям и требования к соблюдению, которые определяют минимальные пределы маски для глаз.

Наилучшие практики для DDR4 и DDR5

Помимо маршрутизации и стекапа, несколько физических методов макета улучшают производительность:

Соображения в отношении производства и испытаний

Дизайн-решения также влияют на вашу способность надежно производить и тестировать доску.

Дизайн для изготовления

Укажите контролируемое испытание импеданса на чертеже изготовления ПХД. Добавьте купоны импеданса на панель, имитирующие точную стекап и геометрию трассировки высокоскоростных сетей. Изготовитель будет тестировать эти купоны с TDR для сертификации импеданса. Для DDR5 типичны допуски ±10%, но многим OEM-производителям требуется ±5%.

Тестирование и отладка

После сборки платы, выполняйте рефлектометрию временной области (TDR) на критических сетях для измерения фактического импеданса и обнаружения разрывов. Используйте осциллограф с дифференциальными зондами для захвата сигналов записи и чтения DDR5. Многие контроллеры памяти имеют встроенные режимы обратной связи и PRBS-тестирования, которые помогают проверить SI. Для окончательной проверки запустите стресс-тесты памяти (например, MemTest86) по углам температуры и напряжения.

Внешние ресурсы и дальнейшее чтение

Для более глубокого погружения в конкретные темы, обратитесь к этим авторитетным ссылкам:

Заключение

Проектирование ПХБ для интерфейсов DDR4 и DDR5 требует дисциплинированного подхода, основанного на принципах целостности сигнала и целостности мощности. Более высокие скорости и более низкие напряжения DDR5 не оставляют никаких ограничений для ярлыков. Тщательно спроектировав стекап, применяя строгое соответствие длины, используя надлежащее завершение и проверяя проекты с помощью моделирования, инженеры могут создавать надежные подсистемы памяти, которые отвечают требованиям современных вычислений. Всегда начинайте с эталонных конструкций от поставщика памяти и используйте моделирование для руководства решениями макета. При тщательном проектировании высокоскоростные интерфейсы памяти могут быть успешно реализованы даже в сложных многослойных платах.