Обзор проблем внедрения аппаратного обеспечения для декодеров Ldpc в устройствах 5g

Понимание роли кодов LDPC в 5G NR

Коды с низкой плотностью проверки паритета (LDPC) были приняты в качестве схемы кодирования каналов данных в 5G New Radio (NR), заменив турбокоды, используемые в 4G LTE. Этот переход был обусловлен превосходной производительностью коррекции ошибок LDPC кодов при высоких скоростях кода и присущим им параллелизмом, который обеспечивает высокую пропускную способность декодирования - требование для расширенной мобильной широкополосной связи 5G (eMBB). Спецификация 3GPP (TS 38.212) определяет два базовых графика (BG1 и BG2), которые позволяют гибко сопоставлять скорость и поддерживать размеры транспортных блоков от нескольких сотен бит до десятков тысяч бит. В то время как теоретические преимущества очевидны, практическая реализация декодеров LDPC в пределах ограничений мощности, площади и задержки устройств 5G остается серьезной инженерной задачей.

Основные проблемы аппаратного обеспечения в реализации декодера LDPC

1. Сложность и использование ресурсов

Декодирование LDPC обычно выполняется с использованием итеративных алгоритмов передачи сообщений, чаще всего алгоритма распространения убеждений (BP). Каждая итерация требует обновления контрольных узлов (CN) и переменных узлов (VN) путем обмена вероятностными сообщениями по краям графа Таннера. Для декодера, поддерживающего квазициклические коды LDPC, используемые в 5G, количество краев может варьироваться от десятков тысяч до более миллиона для больших размеров блоков. Внедрение этих обновлений в аппаратное обеспечение требует значительных логических ресурсов: блоки чек-узлов (CNU), блоки переменных узлов (VNU), сети маршрутизации и банки памяти для хранения промежуточных сообщений. В ASIC физическая область, потребляемая этими компонентами, напрямую увеличивает стоимость кремния. Для мобильных устройств, где площадь гибки находится на уровне премиум, дизайнеры должны тщательно сбалансировать количество параллельных блоков обработки с требуемой пропускной способностью. Полностью параллельная архитектура предлагает максимальную скорость, но является запретительной для больших длин кода из-за перегруженности маршрутизации и взрыва области. Частично параллельные архитектуры, в то время

Другая проблема с ресурсами связана с точностью внутренних сообщений. Арифметика с плавающей точкой непрактична для аппаратного обеспечения с низким энергопотреблением; вместо этого распространены представления с фиксированной точкой с 4-8 битами на сообщение. Однако уменьшение битовой ширины усиливает ошибки квантования, потенциально ухудшая производительность коррекции ошибок. Моделирование необходимо для определения минимальной битовой ширины, которая соответствует целевой скорости блок-ошибки (BLER) в условиях канала 5G, добавляя другое измерение в пространство проектирования.

2. Потребление электроэнергии

Энергоэффективность, возможно, является наиболее важным ограничением для пользовательского оборудования 5G с батарейным питанием (UE). Декодеры LDPC по своей итерационной природе потребляют энергию, пропорциональную количеству итераций и активности переключения в процессорных блоках и памяти. Типичному декодеру может потребоваться 10-20 итераций для сходства при низких соотношениях сигнал-шум (SNR). Во время работы с пиковой пропускной способностью декодер может доминировать над бюджетом мощности процессора базовой полосы.

Динамическое рассеивание мощности преобладает доступами к памяти, поскольку сообщения читаются и пишутся в банки SRAM каждую итерацию. Снижение мощности памяти требует таких методов, как аббревиатура часов, подавление чтения / записи для ранних конвергентных контрольных узлов и многовольтовые библиотеки для ячеек с низким уровнем утечки. Мощность утечки, в то время как меньше на продвинутых узлах (7 нм и ниже), становится пропорционально более значительной в периоды простоя. Дизайнеры могут использовать аббревиатуру мощности для полного закрытия блоков декодера, когда они не используются, но задержка пробуждения должна быть приемлемой для бюджетов задержки 5G (около 1 мс время туда и обратно для URLLC).

Более того, сам алгоритм влияет на мощность. Алгоритм суммарного продукта (SPA) предлагает лучшую производительность, но включает в себя вычислительно дорогие гиперболические функции. Большинство аппаратных реализаций используют приближение min-sum (MS) или его варианты (зачет min-sum, нормализованная min-sum) для замены обновлений контрольных узлов более простыми операциями сравнения и выбора. Это снижает логическую сложность и динамическую мощность, хотя и за счет небольшого штрафа за производительность, который может быть компенсирован увеличением итераций или уточнения алгоритма.

3. Пропускная способность и задержка

5G NR нацелен на пиковые скорости передачи данных 20 Гбит/с для нисходящей линии связи и 10 Гбит/с для восходящей линии связи. Для достижения такой пропускной способности декодер LDPC должен обрабатывать новый блок кода каждые несколько сотен наносекунд. Задержка, особенно для сверхнадежных коммуникаций с низкой задержкой (URLLC), должна составлять порядка десятков микросекунд. Эти противоречивые требования - высокая пропускная способность с низкой задержкой - устанавливают строгие требования к архитектуре декодера.

Пропускная способность может быть увеличена обработкой нескольких итераций трубопроводным способом, но трубопроводная обработка вводит задержку, равную количеству этапов трубопровода, умножающему период времени. В полностью параллельных декодерах критический путь часто лежит в сети маршрутизации, соединяющей CNU и VNU. По мере роста размера кода длинные межсоединения вызывают задержки распространения сигнала, которые ограничивают тактовую частоту. Частично параллельные архитектуры уменьшают перегрузку маршрутизации за счет ресурсов обработки с временным многократным использованием, но это уменьшает мгновенную пропускную способность. Компромисс между параллелизмом и задержкой захватывается концепцией эффективного параллелизма: числом чековых узлов, обновляемых одновременно. Для кодов 5G LDPC с квазициклической структурой, поднимающий фактор Z определяет естественный параллелизм (обычно до 384 для BG1). Декодер, который обрабатывает узлы Z проверки за цикл, достигает максимальной пропускной способности, но требует Z CNU, который может быть запретительным для области.

4. Застой в памяти и маршрутизации

LDPC декодеры связаны с памятью. Каждая итерация требует хранения LLR канала, сообщений VN-to-CN, сообщений CN-to-VN, а иногда и апостериорных значений. Для кодового блока длины N = 26144 бит (максимум для BG1) и 8-битных сообщений, требование к памяти превышает 200 КБ на итерацию только для внутренних сообщений. Эта память обычно реализуется как несколько банков SRAM для обеспечения параллельного доступа. Однако нерегулярность матрицы проверки четности (хотя циклична для каждой подматрицы) создает сложные шаблоны доступа, которые могут вызывать банковские конфликты, уменьшая использование памяти и затягивая трубопровод. Кроме того, маршрутная сеть между блоками обработки и банками памяти - часто переключатель ствола или сеть Benes - потребляет значительную площадь и мощность. В продвинутых узлах CMOS задержка межсоединения доминирует на критическом пути, делая планирование пола и оптимизацию провода решающим.

5. Гибкость и многоступенчатая поддержка

5G-устройства должны поддерживать широкий диапазон скоростей кода (от 1/3 до 8/9) и размеров блоков через версии сопоставления скорости и избыточности (RV) для гибридного автоматического повторного запроса (HARQ). Аппаратное обеспечение декодера должно вмещать различные факторы подъема и базовые графики без существенной потери производительности. Перенастройка графика декодирования (слойный против затопленного) или количество итераций на лету также требуется для адаптации к различным условиям канала и требованиям качества обслуживания (QoS). Необходимость гибкости часто заставляет дизайнеров принимать частично параллельные архитектуры с программируемым хранилищем для матрицы проверки четности, что добавляет сложность и снижает максимальную тактовую частоту по сравнению с конструкцией с фиксированной функцией.

Стратегии преодоления проблем с оборудованием

1.Параллельные и пипелинированные архитектуры

Выбор графика декодирования оказывает глубокое влияние на эффективность аппаратного обеспечения. Затопленное обновление расписания одновременно обновляет все узлы проверки, максимизируя параллелизм, но требуя двойного буферизации сообщений и приводя к высокой пропускной способности памяти. Слоевая декодировка (также называемая последовательной или вертикальной шкалой) обрабатывает один ряд матрицы проверки четности за раз, позволяя немедленно повторно использовать обновленные сообщения и быстрее конвергенцию (обычно вдвое сокращая количество итераций). Это снижает как задержку, так и мощность, что делает многоуровневое декодирование чрезвычайно популярным в современных декодерах 5G.

Архитектурно степень параллелизма должна соответствовать структуре кода. Для квазициклических LDPC-кодов общий подход заключается в инстанцировании Z-процессорных блоков (CNU и VNU) и использовании сменной сети для выравнивания сообщений в соответствии с циклическими сдвигами, указанными в базовой матрице. Обрабатывая Z-слои параллельно (подблоковый параллелизм), декодер может приближаться к пропускной способности полностью параллельных конструкций при сохранении управляемой маршрутизации. Для более высокой пропускной способности несколько таких подблоковых процессоров могут работать на разных строках одновременно, за счет увеличения аппаратного обеспечения.

Пипелинирование в каждом блоке обработки также необходимо для закрытия времени. Например, CNU может иметь 3-ступенчатый конвейер: считывать сообщения, вычислять минимальные значения и записывать результаты. Глубина трубопровода должна учитываться в расписании, чтобы избежать опасностей данных. При многоуровневом декодировании обработка последовательных слоев может быть перекрыта, если структура памяти позволяет одновременно читать и писать по одному и тому же адресу - метод, известный как двойное буферирование или трубопроводное перемешивание .

2. Алгоритмическая и арифметическая оптимизация

Стандартна арифметика с фиксированной точкой, но важен тщательный выбор квантования. Многие конструкции используют 6-8 бит для LLR и 4-6 бит для внутренних сообщений. Алгоритм min-sum и его производные (зачет min-sum, нормализованная min-sum) почти универсальны из-за их низкой сложности. Например, смещенная min-sum вычитает небольшую константу (обычно 0,5 в фиксированной точке) из величины контрольного узла для компенсации переоценки. Нормализованная min-sum применяет масштабирующий фактор (например, 0,75). Эти алгоритмы могут быть реализованы с помощью простых компараторов, аддиторов и сдвигателей, избегая таблиц поиска, необходимых для SPA.

Методы раннего прекращения прекращают декодирование при обнаружении действительного кодового слова (с использованием проверки на синдром) или при сближении сообщений. Это снижает среднюю мощность и задержку, особенно при высоком SNR, где может быть достаточно только одной или двух итераций. Логика проверки на синдром должна быть тщательно интегрирована, чтобы избежать добавления длинного критического пути.

Другая оптимизация — использование подходов, основанных на самокорректировке или , основанных на надежности , которые подавляют ненадежные сообщения для улучшения конвергенции и уменьшения количества итераций. Эти методы добавляют незначительные аппаратные накладные расходы, но могут уменьшить требуемые итерации на 20-30%.