Проблемы в производстве микропроцессоров с передовой литографией

Проблемы в производстве микропроцессоров CISC с передовой литографией

Микропроцессоры производственного комплекса Instruction Set Computing (CISC) стали одним из самых требовательных начинаний в современном производстве полупроводников. Поскольку отрасль продвигается к все более мелким узлам, обеспечиваемым передовыми методами литографии, такими как экстремальная ультрафиолетовая (EUV) литография, проблемы множатся в материаловедении, управлении процессом, экономической жизнеспособности и архитектурном дизайне. Процессоры CISC с их большими наборами инструкций, сложным микрокодом и требованиями к совместимости, оказывают уникальное давление на производственный процесс, который не разделяет дизайн RISC или GPU. В этой статье рассматриваются основные технические и экономические препятствия в производстве микропроцессоров CISC с передовой литографией и исследуются стратегии, которые исследователи и лидеры отрасли стремятся преодолеть их.

Литографический ландшафт для процессоров CISC

Эволюция от DUV к EUV литографии

Переход от глубокой ультрафиолетовой (DUV) литографии, использующей 193 нм световой волны, к EUV-литографии на 13,5 нм стал для полупроводниковой промышленности скачком поколений. Для микропроцессоров CISC, которые упаковывают миллиарды транзисторов в один кристалл, EUV предлагает разрешение, необходимое для узора функций на 7 нм, 5 нм и теперь 3 нм технологических узлах. Однако этот переход не был бесшовным. Источники EUV по своей сути менее мощные, чем источники DUV, что снижает пропускную способность и увеличивает затраты на вафель. Кроме того, весь оптический поезд для EUV должен работать в вакууме, потому что воздух поглощает 13,5 нм излучение, добавляя сложность в проектирование и обслуживание инструмента.

Решение проблемы лимита

Даже с EUV индустрия приближается к фундаментальным пределам разрешения, наложенным критерием Рэлея. Для данной численной апертуры (NA) и длины волны существует минимальный размер функции, который можно надежно распечатать. Современные сканеры EUV достигают NA 0,33, позволяя разрешать до примерно 13 нм полупич. Для достижения 2 нм узла и за его пределами разрабатываются сканеры EUV с NA 0,55. Эти инструменты требуют совершенно новых оптических конструкций, включая анаморфные проекционные системы, которые увеличиваются по-разному в осях x и y. Стоимость и сложность этих систем представляют собой серьезную проблему для производителей процессоров CISC, которые должны амортизировать эти инвестиции в относительно более низком объеме продуктов по сравнению с рынками смартфонов и памяти.

Миниатюризация и точные требования

Паттерн в атомной шкале

На узле 5 нм и ниже размеры транзисторов измеряются в горстке атомов. FinFET, которые были рабочей лошадкой процессоров CISC от таких компаний, как Intel и AMD, теперь сталкиваются с фундаментальными ограничениями масштабирования. Ширина плавника в 5 нм FinFET составляет примерно 5-6 нм, представляя всего 20-25 атомов кремния поперек. Любое изменение ширины плавника напрямую влияет на пороговое напряжение, ток привода и утечку. Расширенная литография должна достичь однородности субнанометрового критического измерения (CD) по всей 300-мм пластине, требование, которое напрягает как инструмент литографии, так и фоторезистную химию.

Точность и выравнивание Overlay

Современные процессоры CISC используют 12-15 металлических слоев, каждый из которых должен быть выровнен с почти атомной точностью. Ошибки наложения размером 1 нм могут вызвать шорты, открытия или сбои надежности в стеке межсоединений. Инструменты EUV достигают точности наложения примерно 0,5 нм благодаря сочетанию точного позиционирования стадии, знаков выравнивания уровня пластин и вычислительной коррекции систематических ошибок. Однако по мере увеличения плотности шаблонов сигнал выравнивания ослабевает, что затрудняет управление наложением. Конструкции CISC, которые часто включают большие блоки кэша SRAM вместе со сложной логикой управления, создают сложные градиенты плотности шаблона, которые усугубляют проблемы наложения.

Ошибка размещения на грани (EPE)

Ошибка размещения на грани (EPE) стала наиболее важной литографической метрикой в продвинутых узлах. EPE охватывает все источники вариации в передаче шаблонов: вариация CD, ошибка наложения, шероховатость края линии и ошибка маски. Для процессора CISC объемом 3 нм общий бюджет EPE может быть менее 2 нм. Это оставляет почти никакой запас для ошибки на любом отдельном этапе процесса. Производители должны тщательно распределять этот бюджет, часто торгуя одним источником вариации против другого посредством кооптимизации технологии проектирования (DTCO).

Материальные науки границы

Фоторезистическое исполнение на EUV Wavelengths

Литография EUV предъявляет крайние требования к фоторезистным материалам. 13,5 нм фотоны имеют энергию 92 эВ, что достаточно для ионизации любого материала и генерации вторичных электронов, которые могут подвергать соседние области сопротивления. Этот стохастический эффект ограничивает разрешение и увеличивает шероховатость края линии. Традиционные химически усиленные сопротивления (CAR) борются при EUV, потому что вторичные электроны распространяются непредсказуемо, ухудшая контраст на краевых признаках. Новые платформы сопротивления, включая сопротивления оксида металла на основе олова или циркония, предлагают более высокое поглощение на длинах волн EUV и уменьшенном стохастическом размытии. Однако эти материалы представляют свои собственные проблемы с точки зрения сопротивления тросу, срока годности и дефектности. Для производства процессора CISC, где выход имеет первостепенное значение, квалификация новой фоторезистивной системы требует лет строгого тестирования.

Инженерные материалы Hardmask Engineering

Пленочный стек под фоторезистом играет критическую роль в переносе рисунка. Для продвинутых узлов подслой должен одновременно обеспечивать антиотражательные свойства, адгезию к сопротивлению и селективность трафарета к подложке. На длинах волн EUV традиционные органические антиотражательные покрытия поглощают слишком много света, уменьшая дозу, доступную для воздействия. Производители обращаются к тонким подложкам из оксида металла, которые отражают меньше света и обеспечивают лучшую производительность трафарета. Интеграция этих новых подслоевых материалов в процесс производства большого объема требует тщательной оптимизации условий осаждения, толщины пленки и теплового бюджета, чтобы избежать введения напряжения или загрязнения, которые могут повлиять на производительность транзистора.

Межсетевые материальные вызовы

В то время как литография в основном узоры фронтальных транзисторов, бэкэнд межсоединения стек создает свои собственные проблемы материала. По мере уменьшения размеров признаков, сопротивление медных межсоединений увеличивается из-за электронного рассеяния на границах зерна и боковых стенках. Эта проблема является острой для процессоров CISC, которые требуют длинных проводов для маршрутизации сигналов управления через большие матрицы. Альтернативные металлы, такие как кобальт, рутений и молибден, исследуются для наиболее критических слоев. Каждый из этих материалов требует изменений в потоке процесса дамассена, включая новые барьерные слои, покрытие химий и химические механические планаризации (CMP) суспензии.

Структура затрат и экономическая жизнеспособность

Расходы на инструментарий EUV

Один большой объемный сканер EUV стоит примерно 150-200 млн долларов, не включая модификации оборудования, необходимые для его поддержки. Современному производству микропроцессоров CISC может потребоваться 20-30 таких инструментов, что составляет капитальные затраты в размере 3-6 млрд долларов только для литографического оборудования. Стоимость одной пластины для EUV примерно в 2-3 раза выше, чем для DUV, что значительно влияет на рентабельность для процессоров CISC, которые продают в меньших объемах, чем мобильные или потребительские чипы. Это экономическое давление заставляет производителей максимизировать пропускную способность пластин и выходную мощность, что, в свою очередь, приводит к консервативным правилам проектирования и обширной характеристике процесса.

Сложность и стоимость маски

Фотомаски EUV значительно сложнее своих аналогов DUV. Каждая маска состоит из 40-80 чередующихся слоев молибдена и кремния для формирования отражающего зеркала Брэгга, увенчанного слоем поглотителя, таким как нитрид тантала. Маска должна быть без дефектов в нанометровом масштабе, что требует проверки электронным пучком или актиническими (длина волны EUV) инструментами. Один набор масок EUV для процессора CISC может стоить 10-20 миллионов долларов, а типичная конструкция может потребовать 80-100 масок для всех слоев. Дефектность маски является основным ограничителем выходов, а ремонт непрозрачных дефектов или удаление частиц с поверхности маски без повреждения отражающего покрытия остается технически сложной задачей.

Fab операционные расходы

Помимо капитального оборудования, эксплуатационные расходы на передовой литографический фаб являются существенными. Инструменты EUV требуют экстремальных условий вакуума, мощных лазеров (для источника) и частого обслуживания. Потребление мощности одного сканера EUV составляет примерно 1-2 МВт, не включая инфраструктуру охлаждения и вакуума объекта. Для крупномасштабного фаба один только счет за электроэнергию может превышать 100 миллионов долларов в год. Эти затраты в конечном итоге передаются клиентам процессоров CISC, способствуя росту цен на высокопроизводительные серверные и настольные чипы.

Контроль дефектов и оптимизация доходности

Стохастические дефекты в литографии EUV

Стохастические дефекты — случайные, наноразмерные вариации точности рисунка, возникающие из-за статистической природы поглощения фотонов и химического усиления в сопротивлении. Эти дефекты не могут быть устранены путем улучшения маски или инструмента; они присущи физике процесса экспозиции. В процессоре CISC с миллиардами транзисторов плотность дефектов всего 0,01 дефекта на квадратный сантиметр может снизить выход на 10-20%. Стратегии смягчения включают увеличение дозы (что снижает пропускную способность), оптимизацию химии сопротивления и использование нескольких методов паттерна, которые усредняют стохастические вариации за счет дополнительных этапов процесса.

Метрология и инспекция в продвинутых узлах

Поиск дефектов, когда размер дефекта меньше длины волны видимого света, требует передовых методов проверки. Электронный луч инспекции слишком медленный для покрытия полного слоя, в то время как оптические инструменты инспекции изо всех сил пытаются устранить дефекты суб-10 нм. Промышленность обращается к вычислительным методам, таким как обнаружение дефектов на основе машинного обучения из изображений сканирующего электронного микроскопа (SEM) и актинический осмотр на длине волны EUV. Для процессоров CISC ускорение цикла инспекции и обзора имеет решающее значение для достижения быстрого рампа доходности. встроенная метрология, такая как рассеяние и измерение оптического критического измерения (OCD), обеспечивает обратную связь в реальном времени на дрейфе процессов, но требует сложных моделей для интерпретации данных.

Кооптимизация дизайна и технологий (DTCO)

DTCO представляет собой фундаментальный сдвиг в том, как разрабатываются процессоры CISC. Вместо того, чтобы проектировать процессор, а затем передавать его на производство, DTCO с самого начала интегрирует литографические ограничения в поток проектирования. Это означает выбор транзисторных архитектур (FinFET, нанолист или вилочный лист) и макетов ячеек, которые устойчивы к изменению обработки. Для процессоров CISC DTCO может включать в себя выделение более консервативных правил проектирования для критических путей передачи данных или использование избыточных через структуры для повышения урожайности. В то время как DTCO снижает теоретическую максимальную плотность, она значительно улучшает технологичность и ускоряет время до прибыльного выхода.

CISC-Specific Архитектурное давление

Сложность микрокодов и бюджет транзисторов

Архитектуры CISC, такие как x86, полагаются на большие микрокодовые ПЗУ для декодирования сложных инструкций в более простые микрооперации. Эта логика микрокода плохо масштабируется с продвинутой литографией, потому что она использует настраиваемые массивы с неправильной маршрутизацией. Бюджет транзистора для микрокода может быть существенным: современное ядро x86 может выделять 5-10% своего количества транзисторов на логику микрокода. По мере продвижения литографии проектирование и проверка этих блоков становятся более сложными, потому что поведение базовой схемы становится более чувствительным к изменению процесса. Кроме того, микрокод должен оставаться без ошибок во всех шагах и производных, что добавляет к набору масок и затратам на валидацию.

Плотность энергии и термоуправление

Расширенная литография позволяет использовать больше транзисторов на площадь, но плотность мощности процессора CISC продолжает расти. Переход от плоских транзисторов к FinFETs повысил энергоэффективность за счет уменьшения тока утечки, но масштабирование напряжения замедлилось на продвинутых узлах. Для высокопроизводительных процессоров CISC, работающих на частоте 3-5 ГГц, плотность мощности может превышать 100 Вт/см2^{, конкурируя с тепловым потоком ядра ядерного реактора. Эта тепловая задача взаимодействует с литографией, потому что надежность BEOL соединений и диэлектриков ухудшается при высокой температуре. Производители должны тщательно проектировать тепловой бюджет технологического потока, чтобы избежать миграции напряжения, электромиграции и зависящего от времени диэлектрического разрушения.}

Совместимость с наследственностью

Одной из определяющих особенностей архитектуры x86 CISC является обратная совместимость через десятилетия расширений набора инструкций. Поддержание этой совместимости в кремнии требует, чтобы определенные микроархитектурные структуры оставались функционально неизменными, даже когда развивается базовая литография. Это создает напряжение между свободой оптимизировать дизайн для нового узла и требованием сохранить унаследованное поведение. Например, блок с плавающей точкой x87 и логика сегментации x86 были в значительной степени неизменными с эпохи 80386, но все еще должны работать правильно на 5-нм процессоре. Эти унаследованные блоки могут не извлечь выгоду из расширенных функций литографии, таких как самовыравнивающиеся связки или одноэтчевое паттернирование, ограничивая общее улучшение плотности матрицы.

Отраслевые ответы и будущие направления

Литография High-NA EUV

Инструменты с высоким уровнем NA EUV, которые, как ожидается, поступят в производство в 2025-2026 годах, позволят разрешать до 8 нм полувытяжки, достаточные для узлов 2 нм и 1,4 нм. Однако системы с высоким уровнем NA создают новые проблемы, включая снижение глубины фокусировки, увеличение эффектов маскировки и необходимость обработки вакуумных пластин на более высоких скоростях. Для производителей процессоров CISC переход на высокий уровень NA потребует полной переоценки размеров линий писца, стратегий наложения и протоколов проверки дефектов. такие компании, как Intel и TSMC, вкладывают значительные средства в инфраструктуру с высоким уровнем NA, но отдача будет зависеть от достижения приемлемых уровней пропускной способности и дефектности.

Передовые методы моделирования: SADP и SAQP

Самовыравнивающиеся двойные узоры (SADP) и самовыравнивающиеся четырехместные узоры (SAQP) расширяют разрешение EUV с помощью боковых прокладок для определения признаков на шаге, меньшем, чем литографический шаг. Эти методы необходимы для узора наиболее плотных слоев, таких как плавник и затвор, в продвинутых транзисторах FinFET и нанолистах. Однако SADP и SAQP увеличивают сложность процесса и требуют тщательного контроля однородности толщины прокладки. Для процессоров CISC, которые часто используют пользовательские макеты для критических путей, правила проектирования для SADP более ограничительны, чем для однопаттерновых слоев, потенциально увеличивая площадь кристалла.

Новые материалы канала: нанолисты и вилочные листы

На узле 3 нм и за его пределами транзисторы нанолистов (ворота-все-кругом) заменяют FinFETs для обеспечения лучшего электростатического управления и более высокого тока привода. литография для структур нанолистов требует укладки кремния и кремний-германийных слоев с атомной точностью. К критическим задачам относятся достижение однородной толщины листа по стеку, управление внутренним размером проема и снижение сопротивления затвора. Транзисторы вилочного листа, эволюция нанолистов, идут дальше, интегрируя как NMOS, так и PMOS листы в одной траншеи, что позволяет более плотный стандартный отпечаток ячейки. Литографическая сложность структур вилочного листа является экстремальной, требуя нескольких самовыравнивающихся шагов рисования и новых схем селективности транша.

Вычислительная литография и интеграция ИИ

Вычислительная нагрузка, необходимая для прогнозирования и коррекции литографических искажений, росла экспоненциально с каждым узлом. Оптическая коррекция близости (OPC) и оптимизация исходной маски (SMO) теперь требуют массивных параллельных вычислений, часто затрачивая дни или недели на коррекцию полного чипа. Модели искусственного интеллекта, особенно глубокие нейронные сети, обученные данным моделирования процессов, обещают ускорить эти вычисления на 10-100x при сохранении точности. Для процессоров CISC с миллиардами транзисторов оптимизация литографии на основе ИИ может уменьшить количество масок, повысить выход и сократить цикл проектирования до производства. Несколько компаний уже интегрировали OPC на основе ИИ в свои производственные потоки с измеримыми улучшениями точности и дефектности шаблонов.

Вывод: путь вперед для производства CISC

Производство микропроцессоров CISC с передовой литографией на узлах 3 нм, 2 нм и суб-2 нм требует скоординированных усилий в области разработки материалов, разработки инструментов, методологии проектирования и интеграции процессов. Проблемы огромны: точность в атомном масштабе, контроль стохастических дефектов, огромные капитальные затраты, архитектурные ограничения наследия и фундаментальная физика воздействия EUV. Тем не менее полупроводниковая промышленность последовательно преодолевала такие препятствия благодаря сочетанию постепенной доработки и прорывных инноваций.

Инструменты с высоким уровнем NA EUV, нанолистные и вилочные транзисторы, передовые методы моделирования и вычислительная литография на основе ИИ представляют собой многообещающие пути вперед. Для процессоров CISC, в частности, способность масштабировать параллелизм на уровне инструкций, иерархию кэша и унаследованные логические блоки будет зависеть от того, насколько эффективно эти технологии могут быть применены к гетерогенной смеси структур на современном кристалле. сотрудничество между литейными предприятиями, производителями оборудования, поставщиками EDA и архитекторами процессоров более важно, чем когда-либо.

Следующее поколение микропроцессоров CISC раздвинет границы того, что физически возможно в кремнии. Успешными производителями станут те, которые смогут интегрировать передовую литографию с глубоким пониманием требований CISC, уравновешивая инновации с прагматическими требованиями к урожайности, производительности и стоимости. По мере того, как отрасль продолжает масштабироваться, граница между дизайном и производством будет размываться дальше, делая кооптимизацию не просто конкурентным преимуществом, но и предпосылкой выживания в наиболее требовательном сегменте полупроводниковой промышленности.

Для дальнейшего чтения об экономике принятия EUV см. IEEE Международный симпозиум по производству полупроводников (ISSN) и Блог Криса Мака по литографии для основополагающих принципов разрешения и контроля фокусировки.