Разработка адсорсинговых устройств с низкой задержкой для управления в реальном времени в робототехнике и автоматизации

Введение: необходимость скорости в режиме реального времени

В современной робототехнике и промышленной автоматизации системы управления в реальном времени полагаются на петли обратной связи, которые закрываются в микросекундах или даже наносекундах. Датчики, измеряющие положение, силу, крутящий момент или ток, производят аналоговые сигналы, которые должны быть оцифрованы с минимальной задержкой, чтобы избежать деградации стабильности или потери производительности. Аналоговый цифровой преобразователь (ADC) находится на границе между физическим миром и цифровым контроллером, и его задержка напрямую влияет на достижимую полосу пропускания петли обратной связи. Даже несколько сотен наносекунд дополнительной задержки могут уменьшить запас фаз, ограничить пропорциональный прирост или вызвать колебания в высокопроизводительных моторных приводах, коллаборативных роботах и козловых системах.

ADC с низкой задержкой - это не просто удобство; они являются фундаментальным требованием для таких приложений, как сервоприводы с прямым приводом, тактильные интерфейсы, хирургические роботы и высокоскоростные машины для выбора места.В этой статье рассматриваются принципы проектирования, компромиссы и новые технологии, которые позволяют задержку ADC в диапазоне десятков наносекунд при сохранении точности и надежности, необходимых для автоматизации производственного класса.

Понимание низкозадержанных ADC: что на самом деле означает задержка

Задержка ADC - это время с момента захвата аналогового образца до момента, когда его цифровое представление доступно контроллеру. Он состоит из нескольких компонентов:

• Задержка диафрагмы (t_a): Время между командой выборки и моментом, когда образец фактически взят. Обычно это порядка нескольких наносекунд и в значительной степени определяется переключателем выборки и распределением часов.
• Время преобразования (t_conv): Время, необходимое для квантования одного образца. Различные архитектуры дают совершенно разные значения: флеш-преобразователь может закончиться за несколько наносекунд, в то время как модулятор сигма-дельта требует много тактовых циклов.
• Пипелин или задержка серийного вывода: В многоступенчатых ADC (например, трубопроводных ADC) или использующих интерфейсы последовательного вывода (SPI, LVDS, JESD204B) дополнительная задержка возникает в результате выравнивания данных, исправления ошибок и сериализации.
• Накладные расходы на цифровую обработку: Если ADC включает цифровую фильтрацию (например, децимирующие фильтры в ADC сигма-дельта), это добавляет задержку, пропорциональную порядку фильтра и соотношению децимации.

В управлении робототехникой общая задержка от датчика до привода часто включает ADC, цифровой контроллер (например, FPGA, микроконтроллер или DSP) и стадию питания. Вклад ADC должен быть достаточно мал, чтобы суммарная задержка цикла не превышала желаемого запаса фаз. Для типичных сервоциклов с полосой пропускания 1-5 кГц допустима задержка ADC 100-500 нс; для приложений с более высокой пропускной способностью, таких как линейные двигатели или пьезо-приводы, задержка под 100 нс обязательна.

Ключевые соображения дизайна для ADC с низкой задержкой

Процентная ставка против латентного компромисса

Более высокая частота выборки может уменьшить задержку группы, введенную цифровым контроллером (потому что алгоритм управления обновляется чаще), но сам ADC может иметь время преобразования, которое масштабируется обратно со скоростью. Например, последовательный регистр приближения (SAR) ADC с коэффициентом преобразования 10 MSPS обычно имеет время преобразования 100 нс (один цикл), но для 100 MSPS SAR может потребоваться только 10 нс. Однако более быстрые ADC часто потребляют больше энергии и могут требовать более сложной тактовой обработки. Оптимальный выбор уравновешивает требования цикла управления Nyquist с бюджетом задержки.

Выбор архитектуры ADC

Несколько архитектур обычно используются в проектах с низкой задержкой:

• Flash ADCs: Самые быстрые по времени преобразования (субнаносекунды), использующие банк компараторов. Однако они ограничены низким разрешением (6-8 бит) и высоким энергопотреблением. Подходит для измерения тока в быстрых электронных предохранителях или цифровых контурах управления, где динамический диапазон не является критическим.
• SAR ADCs: Предлагают хороший компромисс между разрешением (12-18 бит) и задержкой (от десятков до сотен наносекунд). Современные SAR ADC используют асинхронную логику управления, чтобы минимизировать время преобразования. Они являются основным выбором для измерения тока двигателя, силы и положения в робототехнике.
• Пипелиновые ADC: Достижение высоких частот выборки (сотни MSPS) со средним и высоким разрешением (10-16 бит) путём параллелизации преобразования по этапам. Задержка может быть множественными тактовыми циклами (10-30 нс), но пипелинирование добавляет детерминированную задержку, которая может быть компенсирована в алгоритме управления.
• Sigma-Delta (ΔΣ) ADC: Известные высоким разрешением (до 24 бит), но страдающие задержкой из-за перебора проб и фильтрации децимации (обычно микросекунды). Они используются в приложениях с низкой пропускной способностью, таких как датчик температуры или давления, а не управление движением в реальном времени.

Интерфейсы передачи данных

Интерфейс между ADC и контроллером часто является узким местом. Параллельные интерфейсы (например, параллельные CMOS или LVCMOS) обеспечивают наименьшую задержку, потому что данные доступны на каждом краю часов, но они потребляют много контактов ввода/вывода. Серийные интерфейсы, такие как SPI, используют меньше контактов, но несут задержку сериализации; однако с высокоскоростной SPI (100 МГц +), добавленная задержка составляет всего несколько десятков наносекунд. LVDS (дифференциальная сигнализация низкого напряжения) сериализация при 1 Гбит/с или выше, такая как стандарт JESD204B, может достигать задержки до 10 нс от преобразования данных в цифровое слово прибытия в FPGA. Для приложений с ультранизкой задержкой дизайнеры часто используют ADC со выделенными параллельными выходами LVDS или интегрируют ADC непосредственно на FPGA или ASIC гибнуть (например, мягкие ADC в FPGA смешанного сигнала).

Потребление энергии vs. задержка

В роботах с батарейным питанием или в термоограниченных средах мощность должна быть минимизирована. Высокоскоростные ADC (флэш, высокоскоростной SAR) могут потреблять несколько сотен милливатт. Могут помочь такие методы, как динамическое масштабирование напряжения, забивание часов или использование более низкой скорости ADC параллельно с быстрой для критических сигналов. Некоторые современные ADC предлагают режим масштабируемой мощности, где задержка увеличивается по мере снижения мощности, что позволяет системе настраиваться в реальном времени на основе требований цикла управления.

Технологии, обеспечивающие низкозадерживаемую производительность

Продвинутые архитектуры SAR

Последние SAR ADC от крупных производителей включают перераспределение заряда с небинарными конденсаторными массивами и асинхронное время, что устраняет необходимость в высокоскоростных главных часах. Например, Аналоговые устройства AD7380 предлагают 4 MSPS на канал с задержкой 210 нс (общее преобразование плюс серийный выход). Для более быстрых приложений TI ADS9224R достигает 4,5 MSPS с задержкой 280 нс. Некоторые пользовательские реализации ASIC продвигаются в диапазон 20–50 нс.

Высокоскоростная сериализация с помощью JESD204B

Интерфейс JESD204B широко используется в высокоскоростном сборе данных для радаров и связи, но все чаще используется в робототехнике для многоканального синхронизированного сбора. Используя одну дифференциальную пару на полосу, работающую со скоростью нескольких Гбит/с, JESD204B снижает сложность платы и задержку. Например, AD9654 (16-битный, 250 MSPS конвейер ADC) с использованием JESD204B имеет общую задержку примерно 12 тактовых циклов (48 нс при 250 МГц). Это конкурентоспособно с параллельными интерфейсами LVDS.

Интегрированные решения ADC + FPGA

Для полного устранения задержки ввода/вывода некоторые FPGA (например, Xilinx Zynq UltraScale + RFSoC) интегрируют высокоскоростные ADC на одном и том же кристалле с программируемой логикой. Это позволяет обрабатывать отобранный сигнал в ткани с субнаносекундной дополнительной задержкой. Для робототехники эти устройства используются в продвинутых приводах управления двигателем, которые требуют как высокой пропускной способности, так и детерминированного времени. Задержка от аналогового ввода до цифрового вывода в ткани может составлять всего 5-10 нс.

Часы Jitter и синхронизация

ADC с низкой задержкой бесполезно, если часы выборки имеют избыточное джиттер, который ухудшает SNR на высоких частотах ввода. Например, на частоте 1 МГц, 1 пс джиттера RMS уменьшает SNR примерно на 20 log(2π·f·t_j) ≈ 52 дБ, что может быть недостаточным для управления с высоким разрешением. Необходимы источники с низким джиттером (кристаллические осцилляторы, PLL на основе VCXO) и тщательная компоновка. В многоосевых системах ADC должны быть синхронизированы с общей ссылкой, чтобы избежать ошибок межосевой фазы. Многие высокоскоростные ADC обеспечивают штифт SYNC, который выравнивает момент выборки на нескольких устройствах в течение нескольких пикосекунд.

Проблемы внедрения в реальных робототехнических системах

Шум и заземление

Быстрые АЦП чувствительны к шуму питания и отскоку земли. В средах привода двигателя высокие dv/dt от IGBT или SiC MOSFET могут соединяться с аналоговым передним концом через паразитную емкость. Дифференциальные входы и тщательная аналоговая компоновка (отдельные аналоговые и цифровые основания, высокие регуляторы PSRR) имеют решающее значение. Многие АЦП теперь включают интегрированные цифровые фильтры (например, простой фильтр SINC), которые можно обойти для минимального задержки или использовать в компромиссном режиме для отбрасывания шума без добавления более одного или двух тактовых циклов задержки.

Термальный дрейф

Высокоскоростные АЦП рассеивают тепло, что может вызвать смещение и усиление дрейфа. В компактных роботизированных соединениях управление температурой затруднено. Некоторые АЦП включают внутренние датчики температуры или цифровые калибровочные процедуры, которые на лету корректируют результаты преобразования. Однако калибровка с цифровой обработкой добавляет задержку; поэтому конструкторы часто полагаются на аналоговую компенсацию или OTP (одноразовые программируемые) значения отделки.

PCB для высокоскоростных сигналов

Маршрутизация дифференциальных аналоговых входов, высокоскоростных часов и цифровых линий данных на одной и той же ПХД требует тщательного управления импедансом. Тяжёлые временные ограничения (например, перекос 100 пс между данными и часами) требуют согласованных длин следов. Использование микрополосы или полосы, наземных плоскостей и разъединяющих конденсаторов вблизи каждого штифта ADC являются стандартными. Для многоканальных систем обычное дело, разделение чувствительных аналоговых секций от цифровых секций с рвами или с использованием изолированных островов. В конструкциях с очень низкой задержкой ADC может быть размещен как можно ближе к усилителю датчика (например, непосредственно на моторном кодере или шунтовом резисторе), чтобы минимизировать паразитную индуктивность и емкость.

Компенсация задержки в контрольных алгоритмах

Даже при ADC с низкой задержкой контроллер может вводить задержку из-за времени вычислений, циклов обновления PWM или связи с другими узлами. Техники, такие как предикторы Смита, фильтры Калмана с задержкой состояния или внутреннее управление моделью, теоретически могут компенсировать известные задержки, но они требуют точного знания задержки. Детерминированный характер современных ADC (фиксированное время преобразования, отсутствие неопределенности обработки прерываний) упрощает эту компенсацию. Многие контроллеры на основе FPGA используют регистр линии задержки для согласования данных ADC с соответствующим циклом PWM, эффективно отменяя фазовый сдвиг.

Будущие направления в низкозадерживаемом ADC-дизайне для робототехники

Гибридная и гетерогенная архитектура

Комбинирование SAR ADC с высоким разрешением с быстрой флэш-интерфейсом для грубого квантования и цифровой коррекционной петлей может достигать как высокой скорости (суб-10 нс), так и разрешения 14-16 бит. Эти гибридные конструкции появляются в академических статьях и пользовательских чипах. Например, двухступенчатый флэш-SAR конвертер может конвертировать наиболее значительные биты со вспышкой и остаток с SAR, обеспечивая общее время преобразования 5-10 нс при 14 битах.