Разработка цифровых фильтров с низкой задержкой в Vhdl для высокоскоростных потоков данных

Оптимизация ресурсов: блоки DSP и распределенная логика

Современные FPGA содержат выделенные срезы DSP (например, Xilinx DSP48E2, Intel DSP blocks), которые интегрируют в одну ячейку множитель, аддитор и аккумулятор. Эти блоки являются самым быстрым способом реализации операций MAC, поскольку они имеют внутреннюю конвейерную и выделенную цепочки переноса. При написании VHDL, инстанциируют блоки DSP непосредственно с использованием деклараций компонентов (или выводят их, следуя рекомендациям по кодированию поставщика) для достижения минимальной задержки. Например, срез DSP48E2 включает в себя три регистра трубопроводов, которые могут быть сконфигурированы для многократного добавления с нулевой дополнительной логической задержкой. Используя эти блоки можно сократить задержку фильтра на 50% или более по сравнению с множителями и аддиторами на основе ткани.

Для хранения коэффициентов используйте блок RAM (BRAM) в качестве ПЗУ, но имейте в виду, что задержка чтения BRAM обычно составляет 2 цикла. Для минимизации этого коэффициенты хранения в распределенной памяти LUT (SRL32 или простые регистры), если порядок фильтра мал. Компромисс между использованием ресурсов и задержкой должен оцениваться по конструкции.

Шаг за шагом: низкозадержанный фильтр FIR с 8 касанием в VHDL

Этот пример иллюстрирует полностью параллельный, трубопроводный фильтр FIR с 8 симметричными коэффициентами. В конструкции используется конвейерное дерево аддеров для укорочения критического пути.

-- 8-tap symmetric FIR, fully parallel
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity fir_low_latency is
 generic (
 DATA_WIDTH : integer := 16;
 COEF_WIDTH : integer := 16
 );
 port (
 clk : in std_logic;
 reset : in std_logic;
 data_in : in std_logic_vector(DATA_WIDTH-1 downto 0);
 valid_in: in std_logic;
 data_out: out std_logic_vector(DATA_WIDTH+COEF_WIDTH-1 downto 0);
 valid_out: out std_logic
 );
end fir_low_latency;

architecture rtl of fir_low_latency is
 -- coefficient ROM (single cycle read)
 constant COEFFS : integer_array(0 to 7) := ( ... );
 -- internal registers
 signal tap_regs : array(0 to 7) of signed(DATA_WIDTH-1 downto 0);
 signal prod : array(0 to 7) of signed(DATA_WIDTH+COEF_WIDTH-1 downto 0);
 signal sum_stage1, sum_stage2, sum_stage3 : signed(DATA_WIDTH+COEF_WIDTH-1 downto 0);
begin
 -- input shift register
 process(clk)
 begin
 if rising_edge(clk) then
 if valid_in = '1' then
 tap_regs(0) <= signed(data_in);
 for i in 1 to 7 loop
 tap_regs(i) <= tap_regs(i-1);
 end loop;
 end if;
 end if;
 end process;

 -- pipeline stage: multiply (one cycle)
 process(clk)
 begin
 if rising_edge(clk) then
 for i in 0 to 7 loop
 prod(i) <= tap_regs(i) * COEFFS(i);
 end loop;
 end if;
 end process;

 -- pipeline stage: adder tree (3 cycles for 8 inputs)
 process(clk)
 begin
 if rising_edge(clk) then
 -- stage 1: pair sums
 sum_stage1 <= prod(0) + prod(1) + prod(2) + prod(3);
 sum_stage2 <= prod(4) + prod(5) + prod(6) + prod(7);
 -- stage 2: final sum
 sum_stage3 <= sum_stage1 + sum_stage2;
 end if;
 end process;

 -- output register
 process(clk)
 begin
 if rising_edge(clk) then
 data_out <= std_logic_vector(sum_stage3);
 valid_out <= valid_in; -- delayed by 5 cycles total
 end if;
 end process;
end rtl;

Эта конструкция вводит в общей сложности 5 этапов трубопровода (сдвиг входа, умножение, две стадии дерева аддер и выход), что приводит к задержке 5 тактовых циклов. Дерево аддер использует несколько регистров трубопроводов, чтобы избежать длинных комбинированных путей. При корректировке глубины дерева аддер для большего количества кранов остается принцип: разбить сумму на сбалансированные бинарные стадии дерева.

Обратите внимание, что сигнал valid out должен быть отложен на то же количество циклов, что и путь передачи данных. Это имеет решающее значение в потоковых интерфейсах для поддержания выравнивания. В VHDL этого достигает простой регистр сдвига на действительном сигнале.

Проверка и тестирование фильтров с низкой задержкой

Моделирование имеет важное значение для подтверждения как частотной реакции фильтра, так и его латентности. Используйте тест-скрижаль, которая питает известные входные последовательности (импульс, шаг, синусоидальное) и измеряет разницу во времени между утверждениями ввода и вывода. В VHDL вы можете использовать утверждения «ассерта» с «теперь» (время моделирования), чтобы подтвердить, что латентность не превышает заданный предел. Кроме того, выполняйте моделирование времени после места и маршрута с обратной аннотацией SDF, чтобы гарантировать, что изготовленная конструкция соответствует закрытиям времени.

Для высокоскоростных потоков данных также проверяйте данные, действительные для рукопожатия и обратное давление (при использовании AXI4-Stream). Задержка самой достоверной/готовой логики добавляет к общей задержке системы; сохраняйте ее минимальной, избегая комбинаторной обратной связи в путях рукопожатия.

Передовые методы для задержки подциклов

Распределенная арифметика (DA)

Распределенная арифметика заменяет множители на предвычисленные таблицы поиска (LUT) и сдвигатели, что может уменьшить количество этапов трубопровода для определенных шаблонов коэффициентов. Однако DA лучше всего подходит для фильтров FIR с фиксированным коэффициентом, где количество кранов умеренно. Его задержка равна количеству битов на образец (если использовать бит-серийный) или может быть уменьшена с использованием бит-параллельного DA. Современные FPGA имеют достаточные ресурсы LUT, что делает DA жизнеспособным вариантом для сверхнизкой задержки, когда множители скудны.

Систолические лучи

Систолические массивы представляют собой регулярные, трубопроводные структуры, где потоки данных в ритмическом паттерне между обрабатывающими элементами. Для фильтра FIR систолический массив может достигать пропускной способности одного вывода за тактовый цикл с задержкой, равной числу кранов (плюс этапы трубопровода). Каждый обрабатывающий элемент представляет собой мультипликативный элемент с локальным регистром. Код VHDL отображается непосредственно на аппаратное обеспечение, а регулярность упрощает закрытие времени. Систолические массивы популярны в высокопроизводительных вычислениях и реализациях FIR-фильтра для цифровых нисходящих преобразователей.

Обычный пипелининг дерева Аддера

Для очень широких фильтров (например, 128 кранов) дерево аддитора может быть проложено недвоичным способом (например, использовать переносные аддиторы) для уменьшения задержки. Добавление с сохранением переноса сжимает три числа в два (частичный продукт и перенос) без полного распространения, затем конечный результат вычисляется в одном быстром аддиторе. Этот метод используется в блоках DSP48E2 и может быть использован в VHDL путем инстанцирования среза DSP в режиме «MACC».

Лучшие практики и общие подводные камни

• Всегда прокладывайте действительный сигнал параллельно с данными для поддержания выравнивания. Распространенной ошибкой является забывание отложить сигналы рукопожатия, что приводит к несоответствующей задержке и повреждению данных.
• Используйте синхронные сбросы , чтобы избежать случайных начальных состояний, которые могут вызвать дополнительную задержку во время запуска.
• Избегайте комбинаторной логики на сигналах включения , которые могут создавать сбои. Регистр позволяет через выделенные элементы управления поворотом.
• Предпочтите DSP-реализаций, предоставляемых поставщиком , по множителям ткани для скорости и задержки. Например, срез DSP48E2 может выполнять многократное накопление в 2 цикла (включая регистры трубопроводов). См. Xilinx DSP48E1 Slice User Guide для деталей конфигурации.
• При использовании блок-ОЗУ для коэффициентов, конвейер адреса и выходы данных, чтобы избежать добавления дополнительной задержки. Альтернативно, используйте распределенную оперативную память для небольших наборов коэффициентов.
• Симулируйте реалистичное джиттер на часах, чтобы обеспечить запас времени. Инструменты, такие как Тиминг-анализатор Intel, обеспечивают точную оценку.
• Пересмотр дизайна после синтеза с использованием функций снятия с помощью инструмента, но убедитесь, что списание не увеличило общее количество циклов, вставив ненужные регистры.

Заключение

Проектирование цифровых фильтров с низкой задержкой в VHDL для высокоскоростных потоков данных требует сочетания архитектурных знаний, тщательной прокладки трубопроводов и эффективного использования ресурсов FPGA. Выбирая правильный тип фильтра (обычно FIR), применяя агрессивную прокладку трубопроводов и параллелизацию и используя выделенные блоки DSP, инженеры могут достичь задержки до 100 нс даже для сложных ответов фильтра. Методы, описанные в этой статье, начиная от базовой вставки трубопровода до передовых систолических массивов, обеспечивают практический инструментарий для дизайнеров VHDL, ориентированных на передовые системы обработки данных. Всегда проверяйте задержку с помощью моделирования и статического анализа времени и относитесь к задержке сигналов управления с той же строгостью, что и пути передачи данных. С этими практиками цифровые фильтры с низкой задержкой становятся надежным строительным блоком для высокоскоростных цепочек обработки сигналов.

Для дальнейшего чтения о реализациях фильтров VHDL и оптимизации FPGA см. такие ресурсы, как Учебники FPGA4Fun и примечания к приложениям для поставщиков.