Table of Contents

Стратегическая роль FPGA в высокоскоростных последовательных соединениях

Высокоскоростная последовательная связь стала основой современных цифровых систем. От видеотранспорта между камерами и процессорами до получения данных от высокоскоростных АЦП и межсоединений в центрах обработки данных, последовательные линии связи заменили параллельные шины практически по каждому интерфейсу. Параллельные шины страдают от ограничений перекоса, перекрестного перекрёстка и пин-кодов выше нескольких сотен мегагерц. Серийные линии преодолевают эти проблемы с помощью дифференциальной сигнализации, встроенных часов и расширенного выравнивания, достигая скорости на полосу более 100 Гбит/с.

Полевые программируемые затворные массивы занимают уникальную нишу в серийном дизайне. В отличие от ASIC, требующих дорогостоящих наборов масок и длительных циклов изготовления, FPGA позволяют инженерам прототипировать, проверять и развертывать пользовательские последовательные протоколы в течение нескольких недель. Эта реконфигурируемость является стратегическим активом, когда стандарты развиваются, когда проприетарные протоколы обеспечивают конкурентное преимущество или когда объемы производства не оправдывают ASIC. Современные FPGA интегрируют закаленные многогигабитные приемопередатчики, содержащие фазовые петли, часы и схемы восстановления данных, и программируемое выравнивание, обеспечивая производительность, которая конкурирует с специализированными устройствами SERDES. Ткань FPGA управляет логикой протокола и обработкой данных, в то время как закаленные приемопередатчики обрабатывают аналоговые и высокоскоростные цифровые задачи, которые не могут быть эффективно реализованы в программируемой логике.

Архитектура приемопередатчика: слои PMA и PCS

Каждый приемопередатчик FPGA содержит два основных подблока: физическое среднее присоединение (PMA) и подслой физического кодирования (PCS). Понимание этого разделения имеет решающее значение для настройки параметров и принятия решения о том, какие функции реализовать в ткани FPGA.

Слой PMA

PMA обрабатывает все аналоговые и высокоскоростные цифровые функции. На стороне передачи он содержит серийизатор (параллельный-серийный преобразователь). На стороне приема он содержит десериализатор (серийный-параллельный преобразователь). PMA также включает в себя блок множителя часов (CMU) или передающий PLL, который умножает опорные часы на скорость линии. На пути приема схема восстановления часов и данных (CDR) извлекает битовые часы из входящего потока данных. Программируемое выравнивание включает в себя предварительные краны на передатчике и линейное выравнивание непрерывного времени (CTLE) плюс выравнивание обратной связи решения (DFE) на приемнике. На этом уровне также настроены импеданс прекращения, качание вывода и дифференциальные уровни напряжения. PMA обычно реализуется с использованием выделенной аналоговой схемы на кристалле FPGA, изолированном от цифрового коммутационного шума.

Слой PCS

PCS соединяет высокоскоростной PMA с тканью FPGA, работающей с параллельной скоростью передачи слов. Он обрабатывает цифровые функции, которые требуют умеренной сложности, но слишком быстры для реализации мягкой логики. Типичные функции PCS включают кодирование и декодирование 8b/10b или 64b/66b, обнаружение запятой и выравнивание слов, эластичную буферизацию для пересечения часового домена, связывание каналов для многополосных протоколов и генерацию шаблонов PRBS и проверку для встроенного самотестирования. Большинство поставщиков FPGA предоставляют мастер конфигурации, который позволяет выбирать протокол и автоматически устанавливает соответствующие параметры кодирования, выравнивания и синхронизации.

Документация поставщика имеет важное значение для подробных блок-схем и карт регистров. Руководство пользователя для приемопередатчиков серии Xilinx 7 обеспечивает полное покрытие конфигурации PMA и PCS, в то время как руководство по высокоскоростному последовательному интерфейсу Intel охватывает семейства приемопередатчиков Intel Agilex и Stratix. Для FPGA Lattice Руководство пользователя SERDES описывает их встроенную архитектуру приемопередатчика.

Трансивер Размещение и маршрутизация Основы

Продавцы FPGA организуют приемопередатчики в квады или банки, каждый из которых делится PLL и опорными тактовыми входами. Физическое размещение этих квадов на кристалле определяет, какие банки ввода/вывода FPGA могут получать серийные данные. Вы должны убедиться, что выбранный банк приемопередатчика имеет прямой доступ к логике FPGA, необходимой для обработки протокола. Некоторые устройства ограничивают определенные функции приемопередатчика конкретными четырехмерными местоположениями. Всегда консультируйтесь с таблицами вычисления данных устройства и руководящими принципами размещения приемопередатчика перед началом компоновки PCB. Маршрутизация последовательных линий от FPGA до разъемов или оптических модулей требует тщательного внимания к размещению банка, чтобы минимизировать длину следов и избежать пересечения доменов мощности.

Проектирование FPGA-передатчиков

Путь передатчика преобразует параллельные данные из ткани FPGA в высокоскоростной последовательный поток.Пока концепция проста, практическая реализация требует тщательной обработки тактов, кондиционирования сигналов и форматирования по протоколу.

Сериализация и структура Datapath

Сериализатор внутри PMA принимает параллельное слово — обычно 8, 10, 16, 20, 32 или 40 бит — и переносит его со скоростью линии. Параллельная шина работает с долей скорости линии, равной ширине шины, разделенной на битовую скорость. Например, линия Ethernet 10,3125 Гбит/с с использованием 32-битного патча данных работает параллельной стороной примерно на 322 МГц. Эта частота управляется для закрытия фазового времени FPGA, когда используются правильные тактовые ресурсы. Приемопередатчик PCS часто обеспечивает функцию коробки передач, которая преобразуется между различными параллельными ширинами, позволяя ткани работать с более узкой, более быстрой внутренней шиной. При настройке коробки передач проверяйте соответствие данных между интерфейсом ткани и последовательным потоком. Несоответствие эндианности на этом уровне создает поврежденные данные, которые трудно отладить.

Поколение часов и управление джиттером

Часы передатчика начинаются с ввода опорных часов. Большинство приемопередатчиков FPGA принимают дифференциальные опорные часы (LVDS, LVPECL или HCSL) и требуют частоты, которая является рациональным подмножеством скорости линии. Приемопередатчик PLL умножает эту ссылку на серийную битовую частоту. Джиттер на опорных часах появляется как детерминированный джиттер на серийном выходе, масштабируемый коэффициентом умножения PLL. Джиттер 1 пс rms на опорной частоте 100 МГц становится примерно 10 пс rms на выходе 10 Гбит/с. Это увеличение объясняет, почему опорное качество часов имеет первостепенное значение. Используйте выделенные кристаллические осцилляторы или генераторы часов, предназначенные для приложений связи, таких как устройства от SiTime, Microchip или Renesas. Держите опорный часовой след как можно короче, используйте дифференциальную маршрутизацию с управляемым импедансом и избегайте маршрутизации вблизи источников питания переключения.

Некоторые протоколы требуют тактовой сигнал с расширенным спектром (SSC) для уменьшения электромагнитных помех. PCI Express, SATA и USB 3.0 все указывают SSC с конкретными профилями модуляции. Если ваш приемопередатчик должен поддерживать SSC, убедитесь, что PLL может отслеживать частоту модуляции (обычно 30–33 кГц) и что CDR на приемном конце имеет достаточную полосу пропускания для отслеживания изменения частоты.

Кодирование строк и баланс DC

Серийные линии связи не могут переносить длинные пробеги идентичных битов. Схема CDR нуждается в краях для поддержания блокировки, а приемники, связанные с переменным током, требуют баланса постоянного тока, чтобы избежать блуждания по исходной линии. Кодирование линий решает обе проблемы. Наиболее распространенный код - 8b/10b, который отображает каждый 8-битный байт данных на 10-битный символ, выбранный для поддержания несоответствия пробега около нуля и ограничения длины пробега до пяти последовательных идентичных битов. Приемопередатчики FPGA реализуют кодирование и декодирование 8b/10b в PCS, требуя только, чтобы ткань представляла правильно отформатированные данные с идентифицированными символами управления. Для скоростей выше 8-10 Гбит/с накладные расходы 8b/10b (25%) становятся непомерными. Для ставок выше 8-10 Гбит/с, 8b/10b накладные расходы (25%) используют кодирование 64b/66b, которое добавляет только 3,125% накладные расходы. Кодер скремблирует данные

Для пользовательских ссылок могут быть реализованы альтернативные коды, такие как 16b/18b, 8b/9b или Манчестерское кодирование. Компромисс всегда между накладными расходами, балансом постоянного тока, плотностью перехода и сложностью реализации. Полезным ресурсом для выбора линейных кодов является документация стандартов IEEE 802.3, которая определяет схемы кодирования для каждой скорости Ethernet.

Уравнение передавай и предварительный акцент

Потеря канала зависит от частоты: высокочастотные компоненты, определяющие быстрые битовые переходы, ослабляются больше, чем низкочастотные компоненты. Это затухание вызывает интерсимволические помехи, затрудняющие приемнику различение их от нулей. Уравнение передачи компенсируется повышением высоких частот до того, как сигнал покинет драйвер. Наиболее распространенной реализацией является много касание FIR-фильтра. Основной кран соответствует текущему биту, а предтечевой и посттемпературный краны настраивают выход на основе смежных битов. Типичная конфигурация 3 касания включает в себя один предтеча, один главный курсор и один посттемпературный кран.

Приемопередатчики FPGA выставляют эти коэффициенты касания через регистры конфигурации. Стартовые значения приведены в примечаниях приложений для общих протоколов. Начните с рекомендуемых настроек, затем оптимизируйте, наблюдая диаграмму глаза на входе приемника. Увеличьте предкурсорные и посткурсорные касания до открытия глаза, но остановитесь до того, как переуравнивание вызовет звон и чрезмерное перекрестное скрещивание. Для каналов с потерями выше 20 дБ на частоте Nyquist одного уравнивания передачи недостаточно, и вы должны объединить его с приемником CTLE и DFE.

Выходное смещение, прекращение и целостность сигнала

Драйвер вывода приемопередатчика программируемый. Более низкий качель снижает энергопотребление и EMI, но снижает отношение сигнал-шум на приемнике. Установить дифференциальное выходное напряжение до минимального необходимого для достижения приемлемого открытия глаза на дальнем конце, учитывая потерю канала. Импеданс окончания должен соответствовать характерному импедансу линии передачи, как правило, 100 Ом дифференциала. Доступны внутренние резисторы терминации, но их допуск (±10-20%) может быть недостаточным для жестких требований целостности сигнала. Внешние резисторы терминации с допуском ±1% обеспечивают лучшее управление.

Проектирование приемников на основе FPGA

Дизайн приемника — это когда опыт и внимание к деталям отделяют надежную связь от той, которая работает с перерывами. Приемник должен восстановить чистые часы от деградировавшего сигнала, выровнять границы слов и компенсировать нарушения канала.

Часы и восстановление данных

Схема CDR в приемопередатчиках FPGA использует фазовый цикл или фазовый интерполятор для генерации часов выборки, которые отслеживают входящие края данных. ширина полосы CDR определяет, насколько быстро восстановленные часы следуют изменениям частоты и джиттеру. Более высокая полоса пропускания лучше отслеживает джиттер, но позволяет большему количеству шума от переходов данных влиять на восстановленные часы. Большинство приемопередатчиков позволяют выбирать настройки полосы пропускания CDR, соответствующие протоколу. PCI Express Gen3 и Gen4, например, определяют диапазон полосы пропускания CDR. Для пользовательских ссылок начните с настройки среднего диапазона и настройте на основе измеренного джиттера.

Для CDR требуются опорные часы, которые часто запираются на входящие данные в пределах заданного допуска, как правило, ±100 до ±300 ppm. Если опорные частоты и частоты данных отличаются более чем диапазоном втягивания CDR, CDR не будет блокироваться. Это требование становится критическим, когда удаленный передатчик использует другой опорный источник. В многоточечных системах каждый приемопередатчик должен иметь свои опорные часы с достаточной точностью.

Выравнивание слов и обнаружение запятой

После того, как CDR восстанавливает битовые часы, десериализатор представляет параллельное слово для PCS. Границы слов произвольны; схема выравнивания должна найти правильную границу путем поиска известного шаблона. Для 8b/10b ссылок символ запятой K28.5 (двоичный шаблон 1100000101) периодически появляется в холостых или обучающих последовательностях. PCS сдвигает границу слова до выравнивания запятой, затем блокирует выравнивание. Некоторые приемопередатчики поддерживают несколько шаблонов запятой и позволяют определять значение запятой и маски битов. Для 64b/66b ссылок выравнивание использует двухбитный шаблон заголовка синхронизации: 01 для блоков данных и 10 для блоков управления. Приемник сканирует три последовательных действительных заголовка синхронизации для объявления выравнивания.

После выравнивания приемник должен поддерживать синхронизацию. Потеря синхронизации происходит, когда ошибки повреждают выравнивание. PCS обычно включает в себя машину состояния, которая переходит от синхронизированной к потере синхронизации после программируемого количества ошибок. Этот гистерезис предотвращает кратковременные всплески шума от причинения ненужного перенастройки.

Уравнение получателей

При многогигабитных скоростях сигнал, поступающий на штифты приемника, может иметь высоту глаза всего в десятки милливольт. Две стадии выравнивания восстанавливают сигнал. CTLE усиливает высокочастотные компоненты относительно низких частот, эффективно ослабляя низкочастотное содержание сигнала. Приемопередатчики FPGA обеспечивают регулируемый коэффициент усиления CTLE, обычно с дискретными настройками 3-5. Правильная настройка зависит от потери канала: большее значение потерь требует более высокого коэффициента усиления CTLE. Используйте тренировку передатчика связи или ручную стрельбу, чтобы найти параметр, который максимизирует высоту глаза.

После CTLE остаточная ISI остаётся за счёт отражений и откликов длиннохвостых каналов. DFE вычитает помехи из ранее обнаруженных битов с помощью кранов обратной связи. Каждый кран умножает предыдущее битовое решение на коэффициент и вычитает его из текущего образца. Большинство FPGA-приемников реализуют 1-5 кранов DFE, с алгоритмами обновления адаптивных коэффициентов. Включают адаптацию во время обучения по ссылке и позволяют коэффициентам сближаться со стабильными значениями. После конвергенции можно заморозить коэффициенты или оставить адаптацию активной. Активная адаптация отслеживает колебания температуры и напряжения, но может сближаться неправильно, если распространяются ошибки. Для протоколов с заранее заданными последовательностями обучения — такими как PCI Express — последовательность выравнивания включает в себя фазу согласования коэффициентов между передатчиком и приемником.

Сканирование глаз и анализ маржи

Инструменты сканирования глаз, предоставляемые поставщиком, неоценимы для характеристики разницы в каналах связи. Приемопередатчик предоставляет порт анализа разницы, который позволяет сместить точку отбора проб в напряжении и времени при измерении частоты ошибок битов. Путем разметки точки отбора проб через единичный интервал вы генерируете кривую ванны, показывающую BER как функцию положения выборки. Широкая плоская область при низком BER указывает на здоровый запас. Функциональность сканирования глаз доступна через IP-адрес поставщика или через прямой доступ к регистру через контроллер, реализованный в ткани FPGA. Программное обеспечение Keysight System Design предоставляет инструменты для постобработки данных сканирования глаз и создания отчетов о соответствии.

Целостность сигналов и дизайн PCB

Лучшая конфигурация приемопередатчика не может компенсировать плохую конструкцию печатной платы. Дисциплина целостности сигнала обязательна для надежных высокоскоростных последовательных линий связи.

Дизайн линии передачи

Парами дифференциала маршрута, как тесно связанными микрополосами или полосовыми следами с дифференциальным импедансом 100 Ом ± 10%. Характеристическое импеданс зависит от ширины следа, интервала следов, диэлектрической толщины и массы меди. Используйте рекомендуемую стекап вашего изготовителя печатной платы и вычислите геометрию трассы с помощью полевого растворителя, такого как Polar Instruments Si9000 или Cadence Sigrity. Поддерживайте непрерывные плоскости отсчета земли под дифференциальными следами; зазоры в обратном пути вызывают разрывы импеданса и увеличивают перекрестный контакт.

По возможности избегайте сквозных последовательностей на высокоскоростных последовательностях. Когда сквозные сигналы неизбежны, например, при маршрутизации к разъему на противоположной стороне платы, минимизируйте сквозную заглушку, используя обратное бурение или маршрутизацию на слое вблизи разъема. Сквозная заглушка действует как резонансная заглушка, которая ухудшает глаз на частотах, где длина заглушки составляет четверть длины волны. Для сигналов 25 Гбит/с сквозная заглушка более 15 милс (0,38 мм) может вызвать измеримую деградацию.

Доставка электроэнергии для приемопередатчиков

Приемопередатчики питания, как известно, чувствительны к шуму. Типичный высокопроизводительный FPGA может иметь несколько источников питания 1.0 В: один для приемопередатчика PMA, один для цифровой логики PCS и один для ткани FPGA. Не делите эти источники питания без изоляции. Используйте специальные линейные регуляторы с низким уровнем шума (LDO) для аналоговых рельсов приемопередатчика. Переключение регуляторов для подачи ткани должно быть физически отделено от приемопередатчиков LDO и отфильтровано ферритовыми бусинами. Размещайте соединительные конденсаторы как можно ближе к штифтам пакета FPGA, начиная с наименьших значений (0,1 мкФ и 0,01 мкФ), ближайших к штифтам, а затем насыпные конденсаторы (10 мкФ и 47 мкФ) поблизости.

Подключение и выбор кабеля

Разъем на краю платы часто является самым слабым звеном в канале. Выберите разъемы, рассчитанные на скорость передачи данных и с управляемым импедансом. Для приложений задней плоскости используйте разъемы, предназначенные для многогигабитной сигнализации, такие как серии Q Samtec или серии Molex Impact. Для скорости передачи данных и длины должны быть указаны высокоскоростные кабели. Для коротких протяжений (менее 1 метра) медные кабели с прямым прикреплением обеспечивают экономически эффективное решение. Для расстояний за 1 метр требуются активные оптические кабели или волоконно-оптические приемопередатчики.

Современные протоколы и схемы реализации

Aurora и пользовательские потоковые протоколы

Xilinx предлагает протокол Aurora в качестве легкого масштабируемого канала для подключения FPGA-к-FPGA через заднюю плоскость. Aurora обрабатывает инициализацию, связывание каналов и управление потоком, оставляя содержимое данных полностью пользователю. Протокол поддерживает симплексные или полнодуплексные ссылки с настраиваемым количеством полос. Реализация проста с использованием IP-ядра Aurora, которое обрабатывает конфигурацию приемопередатчика, выравнивание и связывание. Ядро включает в себя тестбенч и примерный дизайн, что делает его отличной отправной точкой для пользовательских последовательных ссылок.

JESD204B/C для высокоскоростных преобразователей данных

Стандарт интерфейса JESD204 стал доминирующим методом подключения высокоскоростных ADC и DAC к FPGA. Ревизия B поддерживает детерминированную задержку, синхронизацию с несколькими устройствами и скорость полосы движения до 12,5 Гбит/с. Редакция C расширяет скорость полосы движения до 32 Гбит/с. Реализация JESD204 требует тщательного внимания к кадрированию: конвертер отправляет данные в кадры, сгруппированные в мультикадры, с сигналами выравнивания, встроенными в управляющие символы. Ядра FPGA IP обрабатывают транспортный слой, но вы должны настроить параметры связи (количество полос, преобразователи, образцы на кадр и т. д.) для соответствия требованиям конвертера. Аналоговые устройства JESD204B праймер обеспечивает доступное введение в стандарт и его реализацию.

PCI Express

PCI Express повсеместно используется в вычислениях, и многие FPGA включают в себя закаленные блоки PCI Express IP. Физический уровень работает на 2,5 GT/s (Gen1), 5 GT/s (Gen2), 8 GT/s (Gen3), 16 GT/s (Gen4) и 32 GT/s (Gen5). Gen3 и выше используют кодирование 128b/130b с скремблированием и требуют DFE на приемнике. Базовая спецификация PCI Express определяет последовательность обучения и выравнивания ссылок, которую приемопередатчики FPGA поддерживают через компьютер состояния PCS. Внедрение пользовательской конечной точки PCI Express требует ядра PCI Express IP, которое включает в себя слой транзакции, слой связи данных и физический слой. Ядро автоматически обрабатывает пространство конфигурации, обнаружение ошибок и управление потоком, оставляя вас для проектирования интерфейса прикладного уровня.

100G/400G Ethernet и PAM4

Поскольку скорость передачи данных превышает 56 Гбит/с, двоичная модуляция NRZ становится непрактичной из-за ограничений полосы пропускания. Модуляция PAM4 кодирует два бита на символ с использованием четырех уровней напряжения, удваивая скорость передачи данных для заданной скорости бод. PAM4 вводит новые задачи: есть три вертикальных отверстия для глаз вместо одного, а отношение сигнал-шум по своей сути ниже, чем NRZ. Приемопередатчики FPGA, такие как Xilinx GTY (до 58 Гбит/с PAM4) и GTM (до 112 Гбит/с PAM4), включают выделенные слайсеры PAM4, CDR, оптимизированные для многоуровневой модуляции, и логика коробки передач. Проектирование с PAM4 требует тщательного моделирования канала и настройки выравнивания, поскольку запас более плотный, чем эквивалентные ссылки NRZ.

Тестирование, валидация и отладка

Встроенный самотест

Каждый приемопередатчик FPGA включает в себя встроенные генераторы шаблонов и шашки. Используйте шаблоны PRBS (PRBS-7, PRBS-15, PRBS-23, PRBS-31) для напряжения связи с реалистичными шаблонами перехода данных. Передайте PRBS-31 от передатчика и проверьте, соответствует ли контрольная сумма приемника. Расхождения указывают на ошибки бита или проблемы выравнивания. Большинство приемопередатчиков также поддерживают режимы обратной связи: последовательная обратная связь внутри PMA (данные пересчитываются и зацикливаются обратно на приемник) и параллельная обратная связь в ткани. Используйте обратную связь для изоляции проблем: последовательная обратная связь проверяет цифровую логику приемопередатчика, в то время как внешняя обратная связь через кабели или обратную плоскость проверяет полный канал.

Тестирование Bit Error Rate

BER тестирование измеряет качество связи напрямую. Запуск генератора шаблонов на достаточную продолжительность для достижения статистической достоверности. Для BER-цели 10−12, вы должны наблюдать по меньшей мере 1012 бит без ошибок. Это соответствует примерно 100 секундам при 10 Гбит/с. На практике, тест на более длительные периоды для обнаружения прерывистых ошибок, вызванных перекрестным перекрёстком или шумом питания. Некоторые протоколы требуют BER ниже 10−12 с запасом; PCI Express Gen4, например, указывает BER 10−12 на входе приемника.

Устранение общих проблем

Когда связь не инициализируется, проверьте в порядке: наличие опорных часов и точность частоты, секвенирование сброса приемопередатчика, состояние блокировки PLL, состояние блокировки CDR и состояние выравнивания. Каждый поставщик FPGA предоставляет индикаторы состояния, доступные через интерфейс приемопередатчика. Если блокировка CDR но выравнивание не удается, проверьте, что передатчик отправляет правильный шаблон выравнивания и что приемник сконфигурирован для его обнаружения. Если глаз закрыт на приемнике, увеличьте предварительный акцент передатчика и настройте CTLE. Если связь работает с перерывами, проверьте рябь питания и убедитесь, что разъединяющие конденсаторы правильно размещены. Тепловые проблемы также могут вызывать периодические сбои; проверьте, что температура перехода FPGA остается в пределах спецификаций при нагрузке.

Методология проектирования и инструментальный поток

Систематический подход снижает риск и ускоряет разработку. Начните с мастера приемопередатчика поставщика для генерации правильной примитивной инстанциации. Имитируйте поведение приемопередатчика с помощью предоставленных вендором имитационных моделей, проверяя время сброса, время блокировки PLL и поведение блокировки CDR. Создайте тест-схему, которая выполняет встроенный генератор шаблонов PRBS и шашку. Как только симуляция проходит, перейдите к аппаратному обеспечению с помощью простого теста обратной связи. После подтверждения того, что приемопередатчик работает правильно, добавьте логику протокола постепенно. Используйте встроенные возможности логического анализатора (Xilinx ILA, Intel Signal Tap) для мониторинга внутренних сигналов состояния во время отладки.

Ведите журнал маржинальных ссылок во время разработки, записывая измерения высоты и ширины глаз для каждой платы и каждого угла температуры. Эти данные помогают идентифицировать производственные изменения и направляют изменения дизайна для следующего пересмотра. Поделитесь измерениями глаз с вашим производителем печатной платы, чтобы обеспечить согласованный контроль импеданса.

Будущие направления и технологические тренды

Продолжается увеличение серийных скоростей передачи данных, обусловленных требованиями к пропускной способности центров обработки данных и новыми стандартами, такими как 800G Ethernet и PCI Express Gen6 (64 GT/s). Приемопередатчики FPGA будут включать в себя передовые форматы модуляции, включая PAM6 и PAM8, требующие еще более сложного выравнивания. Совместно упакованная оптика, где оптические приемопередатчики интегрированы в тот же пакет, что и FPGA, устранит потери преобразования в электрическом оптике на интерфейсе модуля. Для практикующего инженера остается важным оставаться током с возможностями приемопередатчика и основами целостности сигнала. Фундаментальные принципы управления импедансом, выравнивания и проектирования CDR будут сохраняться, даже когда скорости передачи данных в сыром виде расширяют границы полупроводниковой технологии.

Создание надежных последовательных ссылок на основе FPGA вознаграждает тщательный анализ, дисциплинированные методы проектирования и систематическую проверку.Понимая архитектуру приемопередатчика, с самого начала уделяя внимание целостности сигнала и используя доступные инструменты тестирования и измерения, вы можете надежно реализовать многогигабитную последовательную связь в своих системах.