Table of Contents

Помимо фиксированной проводки: как FPGA-интерконнекты эволюционировали от клеевой логики до экзафлопсных тканей

За последние четыре десятилетия программируемые на полевых условиях массивы ворот претерпели замечательную трансформацию. То, что начиналось как простые устройства для реализации логики клея и государственных машин, стало сложными вычислительными платформами, обеспечивающими обработку базовых полос искусственного интеллекта, обработку высокочастотной торговли и ускорение в облачном масштабе. В основе этой трансформации лежит ткань межсоединений - программируемая сеть проводов, коммутаторов и интерфейсов, которые переносят данные между логическими блоками, памятью, фрагментами DSP и внешним миром. Межсоединение - это не просто пассивный транспортный слой; это архитектурный хребет, который определяет задержку, пропускную способность, энергоэффективность и сложность проектирования. Эта статья прослеживает дугу эволюции межсоединений FPGA от ранних межклапанных массивов до сегодняшних многотерабитных последовательных тканей, исследует текущие стандарты, которые определяют внечиповые и начиповые коммуникации, и исследует технологии, которые будут формировать следующее поколение программируемого оборудования.

Эпоха островного стиля: гибкость за счет производительности

Ранние FPGA середины 1980-х годов, такие как Xilinx XC2064 и Altera EP300, использовали единую сетку настраиваемых логических блоков, окруженных коммутационными матрицами, которые соединяли горизонтальные и вертикальные каналы маршрутизации. Этот архитектурный подход, известный как маршрутизация в стиле острова, предлагал огромную гибкость. Любой логический блок мог связываться с любым другим блоком, ограниченным только доступностью ресурсов маршрутизации. Компромисс, однако, был значительным. Каждый путь сигнала проходил через несколько транзисторов прохода и металлических сегментов, вводя задержки распространения, которые быстро становились узким местом по мере масштабирования конструкций, а статические алгоритмы маршрутизации, такие как Pathfinder, изо всех сил пытались найти действительные пути для плотных цепей.

В эту эпоху пропускная способность межсоединения оставалась скромной. Вне чиповой связи полагались на параллельные стандарты ввода/вывода, такие как TTL и LVCMOS, работающие на десятки мегагерц. Типичное устройство начала 1990-х годов могло достигать нескольких сотен мегабит в секунду совокупной пропускной способности ввода/вывода. Сама ткань межсоединения, состоящая из небуферизованных сегментов проводов и транзисторных переключателей, потребляла значительную площадь вымирания по сравнению с логикой, которой она служила. Эта область накладных расходов становилась все более проблематичной по мере сокращения технологических узлов и роста числа ворот, мотивируя поставщиков FPGA исследовать более эффективные архитектуры маршрутизации.

Ответ пришел в виде иерархической маршрутизации. Вместо единой единой сетки FPGA ввели несколько уровней межсоединения: локальную маршрутизацию в логических кластерах, буферизованные провода средней длины для умеренных расстояний и глобальные ресурсы маршрутизации, которые охватывали весь чип. Архитектура VersaRing Xilinx в семействе Virtex обеспечивала программируемое кольцо по периметру для распределения часов и управляющих сигналов, в то время как серия Stratix Altera усовершенствовала многодорожечную маршрутизацию с выделенными цепями переноса и интерфейсами памяти. Эти иерархические подходы сократили количество переключателей на критических путях, улучшили закрытие времени и отодвинули тактовые частоты за 100 МГц. Тем не менее они все еще не соответствовали требованиям полосы пропускания, поступающим от новых приложений в сетях, беспроводной инфраструктуре и высокопроизводительных вычислениях.

Серийная революция: трансиверы, которые изменили все

В начале 2000-х годов произошел решительный разрыв с параллельными межсоединениями. Интеграция многогигабитных последовательных приемопередатчиков непосредственно в кремний FPGA коренным образом изменила то, как эти устройства подключались к внешнему миру. Параллельные шины имели пределы масштабирования: широкие пути передачи данных потребляли огромное количество контактов ввода-вывода, страдали от перекоса сигнала по следам и требовали сложного управления временем. Схемы сериализации/десериализации преобразовывали параллельные слова в дифференциальные последовательные потоки, уменьшая требования к штифтам, обеспечивая при этом значительно более высокие скорости передачи данных на один путь.

Virtex-II Pro от Xilinx, выпущенный в 2002 году, встроил блоки приемопередатчика, способные к 3,125 Гбит/с на полосу, в комплекте с логикой подслоя физического кодирования для кодирования 8b/10b и восстановления данных часов. Семейство Intel Stratix GX следовало с сопоставимыми возможностями. Эти ранние приемопередатчики были запатентованными реализациями, но индустрия быстро сплотилась вокруг стандартных протоколов, которые могли использовать последовательный физический уровень. PCI Express, Gigabit Ethernet и Serial RapidIO стали доминирующими интерфейсами, и поставщики FPGA ответили закаливанием стеков протоколов для этих стандартов непосредственно в блоки приемопередатчика.

Влияние на конструкцию системы было немедленным. Конструкторы могли реализовать высокоскоростные соединения заднего плана без внешних приемопередатчиков, снизить сложность платы и достичь совокупных полос пропускания, ранее недостижимых с параллельными интерфейсами. Современные высокопроизводительные FPGA теперь включают в себя приемопередающие плитки, работающие на 58 Гбит/с с модуляцией PAM4 или 112 Гбит/с с невозвращаемой к нулю сигнализацией. Одно устройство может доставлять совокупную последовательную полосу пропускания, превышающую 1 Тбит/с. Эти приемопередающие квады являются протокольно-агностическими на физическом уровне, настраиваемыми через прошивку для поддержки PCIe Gen5 или Gen6, 400G Ethernet, Interlaken, CXL или проприетарные обратные линии связи. Гибкость переключения протоколов без аппаратных изменений остается одним из определяющих преимуществ систем на основе FPGA.

Эволюция межсоединения на чипе: сети на чипе и стандартизированные IP-автобусы

В то время как внешние приемопередатчики привлекли внимание, межсоединения на чипе претерпели более тихую трансформацию, которая была одинаково последовательной. Традиционная маршрутная сетка не могла масштабироваться бесконечно. Поскольку плотность FPGA превышала один миллион логических элементов, ресурсы маршрутизации потребляли все большую долю площади кристаллов, а достижение закрытия времени для сложных конструкций стало итеративным кошмаром. Продавцы ответили введением закаленных межсоединительных структур, которые работают вместе с программируемой сеткой.

Упрощенная сетевая архитектура на чипе

Архитектура Versal ACAP от Xilinx, запущенная в 2019 году, включала выделенную сеть на чипе, которая принципиально отличается от настраиваемой структуры маршрутизации. Этот NoC представляет собой закалённую, переключаемую на пакет инфраструктуру, которая соединяет программируемую логику, двигатели DSP, двигатели AI и контроллеры памяти через набор стандартизированных интерфейсов. Он работает независимо от мягкой сетки маршрутизации, обеспечивая детерминированную задержку и гарантированную пропускную способность для критических путей передачи данных. Дизайнеры отображают высокопроизводительные потоки на NoC с использованием абстракций высокого уровня, в то время как аппаратное обеспечение обрабатывает арбитраж, буферизацию и управление качеством обслуживания. NoC использует масштабируемую многослойную топологию, аналогичную тем, которые встречаются в продвинутых системах на чипах, с отдельными виртуальными каналами для разных классов трафика.

Семейство Intel Agilex использовало другой, но взаимодополняющий подход, используя Advanced Interface Bus и встроенные многомерные межсоединительные мосты для объединения нескольких чиплетов в одном пакете. Эта гетерогенная интеграция позволяет одному устройству объединять логику, приемопередатчики и память HBM в виде отдельных матриц, оптимизированных для их соответствующих функций. На логическом уровне Advanced eXtensible Interface ARM стал фактическим стандартом для интеграции IP-ядра во всех основных поставщиках FPGA. И AMD, и Intel обеспечивают потоковые и картированные интерфейсы AXI4, позволяя бесшовную интеграцию сторонних IP-блоков, пользовательских ускорителей и устаревших конструкций. Эта стандартизация на уровне IP-интерконнекторов ускорила циклы разработки и способствовала богатой экосистеме многоразовых компонентов, которые работают в семьях поставщиков.

Нефиговые стандарты в глубине: протоколы, определяющие FPGA-подключение

За пределами границ чипа, ландшафт межсоединения FPGA формируется несколькими зрелыми стандартами, которые обеспечивают совместимость с процессорами, коммутаторами, устройствами памяти и аналоговыми интерфейсами.Каждый стандарт обращается к определенному домену и эволюционировал через несколько поколений, чтобы удовлетворить растущие требования к пропускной способности.

PCI Express: хост интерфейс Backbone

PCIe остаётся основным механизмом присоединения FPGA в приложениях ускорителя и центра обработки данных. Стандарт продвинулся от Gen1 на 2,5 GT/s на полосе 64 GT/s с модуляцией PAM4, а Gen7 уже находится на дорожной карте. Современные FPGA интегрируют полный корневой комплекс PCIe или блоки конечных точек с двигателями прямого доступа к памяти, позволяя осуществлять потоковую передачу данных высокой пропускной способности для таких приложений, как вывод нейронной сети, выравнивание геномики и обработка цифровых сигналов. Однокорневая виртуализация I/O позволяет нескольким виртуальным машинам совместно использовать одно устройство FPGA, критическая особенность для облачных развертываний. Карты AMD Alveo и платформы Intel Programmable Acceleration Card в значительной степени полагаются на PCIe для связи на низком уровне задержки, сокет-уровне. Внедрение Compute Express Link расширяет возможности PCIe с помощью кэш-когерентной семантики памяти, позволяя FPGA получать доступ к памяти хоста с той же моделью когерентности, что и ядра ЦП.

Ethernet: универсальная сетевая структура

Ethernet стал универсальным сетевым протоколом для центров обработки данных и телекоммуникаций, а FPGA играют центральную роль в виртуализации пакетов и сетевых функций. Текущие устройства поддерживают уровни MAC и PCS от 10GE до 800GE, следуя дорожной карте IEEE 802.3 с поддержкой FlexE, прецизионного тайминга IEEE 1588 и широкополосной телеметрии. Продавцы FPGA поставляют настраиваемые ядра Ethernet IP, которые позволяют дизайнерам реализовывать пользовательские парсеры пакетов, встроенные шифровальные движки или аналитику линейной скорости непосредственно в программируемой логике. Эта возможность делает FPGA идеальными для интеллектуальных карт сетевого интерфейса, блоков обработки данных и функций пользовательской плоскости 5G, где требуется обработка на скорости провода со скоростью 100 Гбит/с или выше.

Интерфейсы памяти: DDR, HBM и Beyond

Подключение к внешней памяти так же важно, как и CPU-ссылки для приложений с интенсивной передачей данных. FPGA эволюционировали от интерфейсов SDR SDRAM для поддержки DDR4, DDR5, LPDDR5 и поколений высокоширотной памяти HBM2e и HBM3. Интеграция HBM представляет собой шаг изменения в плотности полосы пропускания за пределами чипа. HBM-стеки соединяются через кремниевые интерпонеры или встроенные мосты с использованием широких параллельных интерфейсов, которые работают с более низкой тактовой частотой, обеспечивая огромную совокупную пропускную способность - до 1 ТБ / с или более для HBM3. Закаленные контроллеры памяти в современных FPGA поддерживают многоуровневые конфигурации, коды коррекции ошибок и гибкие временные параметры, обеспечивая целостность данных для крупномасштабных приложений, связанных с памятью, таких как моделирование финансовых рисков и вычислительная динамика текучей среды.

JESD204: высокоскоростные интерфейсы конвертеров

В беспроводной инфраструктуре, радиоэлектронной борьбе и приборостроении интерфейс FPGA с высокоскоростными аналого-цифровыми и цифро-аналоговыми преобразователями. Стандарты JESD204B и JESD204C определяют последовательный интерфейс с детерминированной задержкой и гармонизированной тактовой настройкой, резко сокращая количество контактов по сравнению с параллельными интерфейсами LVDS. Текущие FPGA включают до десятков соединений JESD204, работающих на скорости 24,75 Гбит/с или быстрее, что позволяет напрямую отбирать многогигагерцовые полосы пропускания для массивных радиоблоков MIMO 5G, радиолокационных систем с фазированной решеткой и программно-определяемых радиоплатформ. Поддержка стандарта для нескольких полос, детерминированная задержка подкласса 1 и обнаружение ошибок делает его предпочтительным выбором для высокопроизводительной связи преобразователя.

Чиплетные интерфейсы: UCIe и дезагрегация кремния

Поскольку монолитные размеры кристаллов приближаются к пределам сетки, а стоимость передовых узлов продолжает расти, отрасль движется к дезагрегированным конструкциям чиплетов. Стандарт Universal Chiplet Interconnect Express, объявленный в 2022 году и разработанный консорциумом, который включает в себя AMD, Intel, ARM и TSMC, определяет многоуровневый протокол для линий «от кристалла до кристалла». UCIe поддерживает как параллельные интерфейсы для продвинутой упаковки с тонким шагом удара, так и последовательные интерфейсы для стандартных органических подложек. EMIB и AIB Intel, наряду с межконтактным соединением AMD в устройствах Versal Premium, представляют собой ранние коммерческие реализации. Эти интерфейсы позволяют собирать FPGA из специализированных кристаллов — логики, приемопередатчика, памяти и двигателей AI — соединенных через стандартизированный физический и линк-слой. Результатом является большая гибкость конструкции, улучшенная производительность и возможность интеграции кристаллов из разных технологических узлов и даже разных поставщиков. Консорциум UCIe продолжает управлять этой попыткой стандартизации, которая обещает изменить то, как FPGA

Новые технологии, способные переопределить FPGA-интерконнекторы

Давление на поддержку экзафлопсных вычислений, выводов ИИ в реальном времени и беспроводной связи 6G стимулирует инновации по нескольким направлениям. Несколько тенденций выделяются как особенно влиятельные для следующего поколения межсоединений FPGA.

Сопакетная оптика и фотонная интеграция

Электрические межсоединения сталкиваются с фундаментальными ограничениями пропускной способности-расстояния. При скорости передачи данных свыше 112 Гбит/с целостность сигнала на медных следах быстро ухудшается, требуя сложного выравнивания и потребляя значительную мощность. Оптические межсоединения предлагают путь к терабит-в-секунде на более длинные расстояния с более низкой энергией на бит. Исследовательские инициативы и отраслевые консорциумы изучают совместно упакованную оптику, где кремниевые фотонные приемопередатчики интегрированы непосредственно на подложку FPGA или интерпозитор. Проект Open Programmable Infrastructure и программа DARPA PIPES продемонстрировали FPGA-контролируемое оптическое переключение, способное перенастраивать топологии ЦОД в микросекундных временных масштабах. По мере созревания оптической интеграции FPGA-интерконнекторы могут переходить от медных следов к фотонным волноводам для связи как на чипе, так и на уровне платы, устраняя нарушения электрических каналов и снижая энергопотребление на порядок по сравнению с электрическими SerDes.

Runtime-Adaptive Interconnects с машинным обучением

Традиционная маршрутизация FPGA выполняется один раз в момент компиляции, при этом все устройство настраивается до начала работы. Однако FPGA все чаще развертываются в динамических многопользовательских средах, таких как экземпляры Amazon EC2 F1 и Microsoft Azure, где рабочие нагрузки меняются с течением времени. Это вызвало интерес к адаптивным к среде выполнения межсоединениям, которые могут перенастраивать маршруты маршрутизации без нарушения активных потоков. Методы машинного обучения, в частности агенты обучения усилению, могут анализировать графики рабочей нагрузки и прогнозировать шаблоны трафика для оптимизации конфигураций коммутаторов маршрутизации для задержки, мощности или пропускной способности в реальном времени. Прототипы исследований продемонстрировали до 20% улучшение критических конфигураций пути по сравнению со статическим отображением, при этом обучающий агент может сходить на оптимальные конфигурации после наблюдения нескольких сотен циклов рабочей нагрузки. Будущие архитектуры FPGA могут включать легкие ядра ИИ, распределенные по всей ткани межсоединения для автономной обработки решений реконфигурации, адаптируясь к изменяющимся шаблонам трафика без вмешательства человека или простоя системы.

3D-интеграция и монолитное стекирование

Укладка нескольких FPGA гибнет вертикально — с помощью силиконовых свай или гибридного соединения с шагом субмикрометра — резко уменьшает расстояние между соединениями и задержку между слоями. Технология сложенного кремния Xilinx была ранним коммерческим примером, используя пассивный кремниевый интерконтейнер для соединения нескольких срезов FPGA в одной упаковке. Следующий рубеж — монолитная 3D-интеграция, где логические слои изготавливаются последовательно на одной и той же подложке, позволяя создавать тысячи вертикальных соединений на квадратный миллиметр с минимальной емкостью. Этот подход стирает различие между на чипе и междие маршрутизацией, создавая единое устройство, которое ведет себя как сплоченная ткань, даже когда построено из гетерогенных технологических узлов, оптимизированных для различных функций. Результатом является более высокая плотность логики, более низкое потребление энергии и улучшенная маршрутизация, не жертвуя гибкостью, которая делает FPGA привлекательными для сложных конструкций.

Нейроморфные и квантово-готовые межсоединения

Нейроморфные вычислительные модели полагаются на связь на основе шипов, которая принципиально отличается от синхронных протоколов шины. FPGA широко используются для прототипирования и развертывания событийно-управляемых нейронных сетей, и будущие стандарты межсоединения могут нуждаться в поддержке асинхронных пакетов данных с временной точностью, а не обычных тактовых интерфейсов. Аналогично, контроллеры квантовых вычислений требуют криогенных электронных интерфейсов, где FPGA работают при комнатной температуре и взаимодействуют с кубитами через аналоговые контрольные и считывающие линии. Для этой области появляются стандарты, такие как набор управления квантовыми приборами, требующие межсоединения FPGA, которые управляют чрезвычайно низким шумом, точным временем и детерминированной задержкой по температурным градиентам. Эти специализированные требования, вероятно, будут стимулировать разработку гибридных межсоединительных тканей, которые смешивают обычные высокоскоростные последовательные связи с пользовательскими аналоговыми и событийными путями.

Экосистема стандартов: как сотрудничество в отрасли способствует прогрессу

Ни одна компания не определяет стандарты FPGA для межсетевых соединений в изоляции. Богатая экосистема консорциумов и рабочих групп обеспечивает совместимость, продвигает дорожную карту вперед и предотвращает фрагментацию, которая нанесет ущерб более широкой экосистеме:

  • PCI-SIGpcisig.com) осуществляет надзор за PCI Express, Compute Express Link и связанными с ними форм-факторами, определяя электрические и протокольные спецификации, которые FPGA-приемопередатчики реализуют для подключения к хосту.
  • JEDEC устанавливает стандарты памяти, включая DDRx, LPDDRx и HBM, которые непосредственно влияют на IP-контроллер памяти FPGA и дизайн физического уровня для интеграции памяти с высокой пропускной способностью.
  • IEEE 802.3 определяет спецификации Ethernet, при этом целевые группы активно работают над стандартами 800 GbE и 1,6 TbE, которые блоки FPGA MAC и PCS должны будут поддерживать в будущих устройствах.
  • Оптический интернет-форум публикует соглашения о реализации высокоскоростных электрических и оптических линий связи, таких как CEI-112G и CEI-224G, которые FPGA-приемопередатчик разрабатывает для соответствия сетевому оборудованию операторского класса.
  • UCIeuciexpress.org) приводит в действие стандартизацию межсоединения с использованием технологий, используемых в компаниях-членах, включая AMD, Intel, ARM и TSMC, определяющих физические, линковые и протокольные уровни для интеграции чиплетов.
  • Open Compute Project способствует разработке открытого аппаратного обеспечения для ускорителей центров обработки данных, определяя топологии межсоединений для карт и саней на основе FPGA, используемых в облачных развертываниях, наряду со стандартизированными интерфейсами управления.

Эти организации гарантируют, что устройства FPGA могут подключаться к существующей инфраструктуре, сохраняя при этом четкий путь обновления. Фреймворки с открытым исходным кодом, такие как Open FPGA Stack, еще больше упрощают интеграцию, предоставляя стандартизированные интерфейсы RTL, стека драйверов и программные API, сокращая время выхода на рынок для решений ускорителей и снижая барьер для входа для новых разработчиков FPGA.

FPGA как универсальные мосты в гетерогенных системах

По мере того, как центры обработки данных переходят к композитным архитектурам с дезагрегированными пулами вычислений, памяти и ускорения, FPGA уникально позиционируются как устройства, похожие на хамелеонов, которые могут превращаться в контроллеры сетевого интерфейса, контроллеры хранения, расширятели памяти или пользовательские ускорители без аппаратных изменений.Описанные выше стандарты межсоединения необходимы, поскольку они позволяют одной FPGA представлять себя в качестве конечной точки PCIe, расширения памяти CXL, встроенного сетевого процессора или комбинации этих одновременно посредством частичной реконфигурации.

CXL особенно преобразует архитектуру FPGA. Включая кэш-когерентную общую память между CPU и FPGA, CXL создает модели программирования, в которых структуры данных находятся в FPGA-прикрепленной памяти и напрямую доступны главному процессору с полной когерентностью кэша. Эта возможность размывает традиционную границу ввода/вывода, поднимая FPGA от простого выгрузочного движка до однорангового вычислительного блока с равными правами доступа к памяти. Дизайнеры могут реализовывать алгоритмы, где FPGA обрабатывает данные на месте без явного копирования данных, устраняя один из наиболее значительных источников задержки в традиционных моделях ускорителей.

Эволюция межсоединений также подпитывается приводом для композитной дезагрегированной инфраструктуры. В архитектурах CDI пулы ускорителей, памяти и хранения связаны через высокоскоростные ткани, такие как CXL или расширенный Ethernet. FPGA с их протокольно-агностическими приемопередатчиками и перенастраиваемой логикой, могут соединять устаревшие интерфейсы с этими тканями следующего поколения, действуя как универсальные переводчики между различными стандартами и поколениями. Возможность одновременно поддерживать несколько стандартов связи в одном устройстве - порт 100G Ethernet, связь CXL.mem и интерфейс JESD204C с радиоинтерфейсом - демонстрирует богатство соединений современных FPGA и их ценность в гетерогенных вычислительных средах, где разнообразие соединений является нормой.

Постоянные инженерные проблемы и их смягчение

Несмотря на впечатляющий прогресс, остаются нерешенными несколько проблем. Потребление энергии многогигабитными приемопередатчиками является значительным; переход к более высоким скоростям передачи данных с модуляцией PAM4 требует сложного линейного выравнивания в непрерывном времени, выравнивания обратной связи принятия решений и коррекции ошибок вперед, что добавляет задержку и логические накладные расходы. Типичная плитка приемопередатчика мощностью 112 Гбит / с может потреблять несколько ватт, и с десятками таких плиток, работающих одновременно в высокопроизводительном устройстве, управление температурой становится критическим ограничением проектирования, требующим передовых решений для упаковки и охлаждения.

Что касается маршрутизации, то статический анализ времени для смешанных путей критичности на высоко используемом FPGA остается итеративным и трудоемким процессом. Внедрение закаленных NoCs помогает уменьшить перегрузку маршрутизации для предопределенных путей передачи данных, но дизайнеры должны управлять взаимодействием между мягкой логической маршрутизацией и закаленной сетевой тканью, которая вводит свой собственный набор ограничений и задач оптимизации. Достижение закрытия времени для проектов, которые используют как программируемую сетку, так и NoC, требует глубокого понимания того, как потоки трафика взаимодействуют с арбитражем и политикой качества обслуживания закаленной инфраструктуры.

Целостность сигнала на 112 Гбит/с и выше требует тщательной конструкции платы, высококачественных разъемов и материалов ПХБ с низкими потерями. Традиционные подложки FR-4 неадекватны на этих частотах, заставляя дизайнеров использовать дорогие ламинаты, такие как материалы Мегтрона или Роджерса. Поскольку скорости движутся к 224 Гбит/с на полосу, даже эти передовые подложки сталкиваются с ограничениями, что вызывает интерес к оптическим межсоединениям в качестве долгосрочного решения. Ограничения Pin-count также заставляют архитекторов тщательно думать о глубине сериализации и топологии тактового учета, балансируя количество полосы с скоростью передачи данных для оптимизации затрат, мощности и целостности сигнала. Тем не менее, непрерывные инновации в методах выравнивания, наряду с достижениями в фазовых петлях с дробным N и адаптивных алгоритмах, гарантируют, что каждому поколению удается извлечь больше пропускной способности из существующей инфраструктуры каналов и технологий упаковки.

Будущие траектории: автономные петассальные ткани

Заглядывая вперед, межсоединения FPGA будут развиваться по двум основным осям: плотность полосы пропускания и интеллект. На стороне полосы пропускания мы можем ожидать совокупную пропускную способность, превышающую 200 Тбит/с на устройство к концу этого десятилетия, обусловленную достижениями в совместно упакованной оптике, укладкой 3D-диет с гибридным связыванием и масштабированием чиплетов, включенным UCIe и аналогичными стандартами. С точки зрения интеллекта, межсоединения станут все более автономными - самоконтроль за деградацией сигнала, самоисцеление путем перенастройки вокруг неисправных полос или каналов и способные к перенастройке, чтобы избежать перегрузки или горячих точек питания без вмешательства оператора. Встроенные двигатели ИИ будут выполнять прогностическую адаптацию канала, регулируя параметры выравнивания и схемы модуляции на основе условий канала в реальном времени.

Стандартизация будет углубляться в программный стек, делая конфигурацию межсоединения FPGA доступной для более широкой аудитории разработчиков. Проекты, такие как инициатива Open Programmable Infrastructure (]opiproject.org), направлены на абстрагирование ускорителей FPGA за общими API и интерфейсами плоскости данных, делая базовое межсоединение прозрачным для разработчиков приложений, которым не нужно понимать физический уровень. Поскольку FPGA становятся частью стандартного облачного инструментария наряду с графическими процессорами и TPU, возможность программировать их без близкого знания конфигурации приемопередатчика, часовых доменов или ограничений маршрутизации будет иметь важное значение для широкого распространения.

Эволюция стандартов FPGA отражает более широкую траекторию полупроводниковой промышленности: от фиксированных проводов до реконфигурируемых сетей, от мегагерцовых тактовых частот до терабит-пер-секундной сигнализации и от статической конфигурации до динамических интеллектуальных тканей, которые адаптируются в реальном времени к изменяющимся требованиям к рабочей нагрузке. Опираясь на установленные протоколы, охватывая при этом радикально новые подходы, такие как фотонная интеграция, 3D-укладка и адаптация на основе ИИ, индустрия FPGA имеет хорошие возможности оставаться на переднем крае вычислительных инноваций на десятилетия вперед.