ฝาแฝดดิจิทัลใน ADC Design: paradim ใหม่สําหรับการแสดงการแสดงโอปติมิมิตี

การออกแบบตัวแปลงแบบ High-to-dignance expressator (ADCs) ตามประเพณีแล้ว พึ่งพาการขยายตัวทางกายภาพแบบจุลภาค ออกแบบและสร้างภาพจําลองทางห้องปฏิบัติการอย่างกว้างขวาง วิธีการนี้มีประสิทธิภาพมาก ในขณะที่มีประสิทธิภาพ มีความสามารถในการประมวลผลเวลา และจํากัดความสามารถในการสํารวจพื้นที่การออกแบบเต็มรูปแบบได้โดยพื้นฐานแล้ว แบบจําลองของคู่แฝดดิจิทัลได้เปลี่ยนแปลงภูมิทัศน์นี้โดยการสร้างภาพเสมือนเสมือนเสมือนจริงของ ADIC ที่จําลองพฤติกรรมทางกายภาพ และสามารถวิเคราะห์ความเร็วและความแม่นยําของความเร็วที่ไม่เคยมีมาก่อน บทความนี้ยังเป็นโครง คุณสามารถช่วยวิกิพีเดียได้โดยเพิ่มข้อมูลและพัฒนาระบบเทคโนโลยีดิจิทัล

ระบบ ADC แบบ ทวิน แบบ ดิจิตอล คือ อะไร?

ฝาแฝดดิจิตอลเป็นมากกว่าการจําลองแบบคงที่ มันเป็นการแสดงการมีชีวิตที่ปรับปรุงอย่างต่อเนื่องด้วยข้อมูลจากข้อมูลทางกายภาพ -- หรือในขั้นตอนการออกแบบที่มีแบบจําลองการประกอบร่างกายชั้นสูง

  • [FLT: 0] ลักษณะเฉพาะทางการ สืบค้น: ไม่เชิงเส้น, เสียงขยาย, เสียงตัวอย่าง ความถี่, ข้อจํากัดแถบแบนด์วิธ, และช่วงที่เคลื่อนไหว
  • [FLT: 0] พฤติกรรมแบบธรรมชาติ: ผลกระทบการความร้อนด้วยตนเอง, การลอยตัวของอุณหภูมิและพลังงานที่ลดลงในอาร์เรย์การแปลง
  • [FLT: 0] นักแสดงและปัจจัยสิ่งแวดล้อม: Package Passage Passifics, Prography, presperation presentive square buffle, และคลื่นแม่เหล็กไฟฟ้า (FLT:1).
  • [FLT: 0] process criptions crue ([FLT: 1) Montor Caro รุ่นสําหรับ expections กึ่งตัวนํา และ match.

โดยรวมโดเมนเหล่านี้เป็นระบบจําลองรวม ฝาแฝดดิจิตอลจะกลายเป็นแพลตฟอร์มสําหรับการสํารวจว่า ADC จะประพฤติอย่างไรภายใต้เงื่อนไขการดําเนินการที่สมจริง --

เหตุ ผล ที่ คู่แฝด ดิจิตอล มี ความ สําคัญ สําหรับ การ จําลอง การ อบรม ADC

ADCs เป็นส่วนประกอบสําคัญในการสื่อสาร, การถ่ายภาพทางการแพทย์, เรดาร์ และระบบอุตสาหกรรม ไอโอที ผลงานของพวกเขาส่งผลกระทบโดยตรงต่อระบบวัด

[FLT: 0] ผลประโยชน์รวม:

  • [FLT: 0] ออกแบบ FAster ออกแบบให้ประสานกัน: วิศวกรสามารถวิ่งพัน ๆ พารามิเตอร์กวาดได้ ในหลายชั่วโมงแทนสัปดาห์ ระบุขนาดเครื่องทรานซิสเตอร์ที่พอดีที่สุด ค่าของเครื่องจับสัญญาณ และเวลานาฬิกา
  • [FLT: 0] การลดความอ้วน: คู่แฝดดิจิตอลคู่เดียวสามารถกําจัดการสังเคราะห์ซิลิคอนหลายรอบได้ ประหยัดเงินหลายล้านในการสวมหน้ากากและเวลาวิศวกรรม
  • [FLT: 0]. resulenced ความน่าเชื่อถือ : ฝาแฝดดิจิตอลสามารถเน้นการออกแบบที่ผ่านมุมสุดโต่งของอุณหภูมิ, ความแรงสูง และความถี่ที่ไม่เสี่ยงกับฮาร์ดแวร์
  • [FLT: 0]. อัลกอริทึมการวัด, การประมวลผลแบบดิจิตอล สามารถประเมินได้พร้อมกัน.

ตัวอย่างเช่น ในท่อส่ง ADC ฝาแฝดดิจิทัลสามารถจําลองผลกระทบของ capacitor ผิดคู่กับ linearity (NL) แล้วค่อยจูนวงจรการปรับพื้นหลังให้เข้ากับการชดเชย -- ทั้งหมดก่อนที่จะปิดเทป

สร้าง ฝาแฝด แบบ ดิจิตอล เพื่อ การ มอง ใน แง่ ดี

การตรวจสอบข้อมูลและการปรับตั้งแบบจําลอง

ขั้นแรกคือเก็บข้อมูลที่ถูกต้องเกี่ยวกับ ADC ชั้นสูง ซึ่งรวมถึงข้อมูลเครือข่ายทรานซิสเตอร์ระดับ transistor-chates parastic implecation, service values, and วัดข้อมูลจาก การออกแบบหรือ scorery ชิพ สําหรับการออกแบบใหม่ ฝาแฝดถูกสร้างจากพื้นดิน โดยใช้ [FLT: 0] PPD ก่อตั้ง MPD (Process Deces Decection Profile) รุ่น (FL: 1) และตรวจวัดโครงสร้างขนาดเล็ก

การจําลองเชิงมัลติเพล็กซ์

ดิจิตอลแพลตฟอร์ม สังเคราะห์ ความร้อน และเครื่องจําลองวงจร เครื่องแบบ [FLT: 0] แอนิกส์ อิเล็กทรอนิกส์ [FLT: 1) หรือ[FLT: ⁇ Keysight Path Waver อนุญาตให้ผสมแกน ADC ppraphy กับแบบจําลองดิจิทัล ฝาแฝดเป็นระบบย่อย:

  • [FLT: 0]. antalog font-end block - ตัวอย่างของและ-ถือ, คอมเมเตอร์, บันไดอ้างอิง.
  • [FLT: 0] แบ็คเอนต์แบบย่อ – ตรรกะการเข้ารหัส, อัลกอริทึมแก้ไข, ตัวกรองการทําลายล้าง (FLT: 1).
  • [FLT: 0] เครือข่ายส่งไปรษณีย์ - อุปทานอุปทาน, decopling, IR ลดลง.
  • [FLT: 0] เครือข่ายไฟฟ้า – เชื่อมต่อ-กับ-ปอก. ความร้อน แพร่กระจาย

เชื่อมโยงข้อมูลเรียลไทม์ (สําหรับ ADCs ที่มีอยู่แล้ว)

หากใช้แฝดดิจิทัลในการติดตามหรือจัดการวงจรชีวิต มันจะไหลไปตามข้อมูล ADC จากเครื่องตรวจจับบนเครื่อง (ระบบย่อย) ซึ่งให้สัญญาณในปัจจุบัน และส่งผลลัพธ์ให้กับเรา วงจรการตอบรับนี้ จะปรับปรุงค่าความแม่นยําของโมเดลอย่างต่อเนื่อง และช่วยให้สามารถทํานายค่าบํารุงรักษาได้ -- ตัวอย่างเช่น การตรวจสอบเมื่อ ADC ล่องลอยออกจากความเหมาะสมที่จะเกิดแก่ตัวลง

การศึกษากรณี: optiating 12 บิต 1 GS/S ADC กับคู่แฝดดิจิทัล

ลองพิจารณาการลงทะเบียนการประมาณต่อเนื่อง (SAAR) ADC ออกแบบสําหรับเครื่องทรานซิฟเวอร์ฐาน 5G เป้าหมายคือ การเพิ่มพลังงาน SNR ให้สูงสุดในขณะที่เก็บพลังงานไว้ที่ 50 mW โดยใช้คู่ดิจิตอล ทีมออกแบบจะดําเนินการตามความเหมาะสมต่อไปนี้:

  1. [FLT: 0]. CAPUCTIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIII ⁇ . ⁇
  2. [FLT: 0] การเชื่อมต่อเครื่องจับสัญญาณ hypotation:[FLT: 1) เครื่องปรับความร้อนแสดงความร้อนในตัวเอง ทําให้เกิดการชดเชย 2 mV – ชดเชยข้ามอุณหภูมิ ฝาแฝดจะปรับวงจรการยกเลิกระบบดิจิตัลเพื่อชดเชยภายใน 100 ns
  3. [FLT: 0] Clock jetter sync: จําลองการรับ pSRMRT(RM) รุ่นอาร์เอ็มพีเอส ส่งผลให้ DB defs (DB) ใน SNR. คู่แฝดแนะนําให้ออกแบบ PLL ใหม่เพื่อเพิ่มความจุเป็น 5 ps, การฟื้นฟูประสิทธิภาพที่หายไป.
  4. [FLT: 0] posoration transfer transfer: ระลอกอาหาร 50 mV ที่ 100 MHZ indows STDR โดย 3 dB. ฝาแฝดดิจิทัลระบุว่ามีการเพิ่ม LDO obidenter ในท้องถิ่นบน-chip this มีโทษโทษแค่ 2 mW.

ชิปสุดท้ายได้ 68 dB SNR และ 78 dBR ที่ 48 MW -- ตรงกับคําทํานายของฝาแฝดใน ค.ศ.

การนํา AI และเครื่องจักรเรียนรู้กับแฝดดิจิทัล

ชายแดนถัดไปคือ embeed AI โดยตรงเข้าไปในคู่ปรับดิจิตอล เพื่อช่วยให้ตัวเอง optimatucation ADCs [FLT: 0] รุ่นการเรียนรู้ (FLT:1) สามารถฝึกได้โดยจําลองจากข้อมูลคู่แฝด เพื่อทํานายการสอนการทํางานเป็นฟังก์ชันของตัวแปรออกแบบ ตัวอย่างเช่น:

  • เครือข่ายประสาทสามารถโยงรูปแบบที่เข้ากันกับ INL ได้ แล้วสร้างตารางค้นหาการแก้ไขแบบดิจิตอล
  • หน่วยงานการเรียนรู้ที่เสริมสร้าง สามารถสํารวจการปรับเปลี่ยนเวลา ในคู่แฝดเพื่อลดพลังงาน ภายใต้เป้าหมายของ SNR ที่มีความยืดหยุ่น

Plantrieves เช่น [FLT: 0]. MATLB/Simtulink [FLT: 1) รองรับแบบจําลอง AI ที่มีลักษณะพฤติกรรมแบบ AI. ฝาแฝดดิจิทัลจะกลายเป็นกล่องทรายสําหรับฝึกบล็อก AI นี้ เพื่อให้แน่ใจว่าพวกเขาจะบรรจบกันอย่างแข็งแรงก่อนการนําไปใช้

ข้อ ท้าทาย และ การ ปฏิบัติ ที่ ดี ที่ สุด

รุ่นของ Fideitity vs. สปีดจําลอง

ฝาแฝดดิจิทัลที่ละเอียดเกินไป อาจทํางานช้ากว่าเวลาจริง, เอาชนะวัตถุประสงค์ของงาน วิศวกรต้องเลือกระดับนามธรรมที่เหมาะสม: ระดับความโปร่งแสงเต็ม: บล็อกวิกฤต (คอมโพเนทีฟ, ตัฟเฟอร์), และโมเดลพฤติกรรมสําหรับตรรกะดิจิทัลหรืออาร์เรย์ขนาดใหญ่ [FLT: 0] การลดขนาดและการจัดอันดับแบบจําลอง (FLT: 1) ช่วยรักษาความแม่นยําระหว่างการจําลอง

การจัดการข้อมูล

ฝาแฝดดิจิทัลสร้างข้อมูลมากมาย -- แผนที่การแบ่งประเภท, กราฟความถี่, โค้ดกราฟฟิก, ฐานข้อมูลและเลเยอร์ภาพ เป็นสิ่งจําเป็น โดยใช้มาตรฐานการเปิดแบบ [FLT: 0] Modelica[FLT: 1) สําหรับระบบจําลองสามารถปรับปรุงความจุระหว่างเครื่องมือได้

การตรวจสอบความถูกต้องด้วยฮาร์ดแวร์

ไม่สําคัญว่าแฝดจะมีความซับซ้อนแค่ไหน มันต้องตรวจสอบกับตัวทดลองที่คํานวณได้โดยเพิ่มข้อมูลเข้าไปอีก โดยวิธีการทั่วไปคือการสร้าง [FLT: 0] ฮาร์ดแวร์ในฮาร์ดแวร์ (HIL) (HLT: 1) (HL: 1) ตั้งค่า: แฝดดิจิทัลที่ดําเนินการบน FPGA หรือ โพรเซสเตอร์ โดยขับเครื่องต้นแบบ ADC ผ่านอุปกรณ์ทดสอบ และค่าทดสอบที่วัดได้นั้น ถูกเปรียบเทียบกับรุ่นที่จําลองขึ้นมา

การรักษาความปลอดภัยและการป้องกัน IP

ฝาแฝดดิจิตอลมีทรัพย์สินทางปัญญาที่ละเอียดอ่อน คณะกรรมการคอมพิวเตอร์ควรจะใช้การเข้ารหัสและควบคุม และพิจารณาใช้แฝดที่มีเมฆเท่านั้น ผ่านสภาพแวดล้อมที่ปลอดภัยและตรวจสอบ

อนาคต ของ คู่แฝด ดิจิตอล ใน การ พัฒนา ADC

ขณะ ที่ อนุภาค ที่ มี กึ่ง ตัว นํา อยู่ นั้น หด ตัว และ ADC เรียก ร้อง ให้ เพิ่ม ประสิทธิภาพ ให้ มาก ขึ้น ฝาแฝด ดิจิตอล จะ กลาย เป็น สิ่ง ที่ ขาด ไม่ ได้.

  • [FLT: 0] Cloud-blod-books Official Serviews: ผู้ก่อตั้งและขายดีดีอีเอ นําเสนอฝาแฝดแบบดิจิตอลที่สร้างขึ้นก่อนสร้างสําหรับสถาปัตยกรรมมาตรฐาน ADC การลดการป้องกันการเข้ารับทีมออกแบบขนาดเล็ก
  • [FLT: 0] ฝาแฝดแบบย่อสําหรับระบบทั้งหมด ออน-ชิป (SOCS): ADCs ถูกฝังอยู่ในโซซีที่ซับซ้อนมากขึ้น พร้อมกับระบบประมวลผลดิจิตอล, ความจํา และ RF – interf-ends. ฝาแฝดระดับระบบจะอนุญาตให้การควบคู่กันของพลังงานพื้นที่ และระบบแม่เหล็กไฟฟ้า ความร่วมมือ
  • [FLT: 0] ฝาแฝดดิจิตอล: คู่แฝดที่เริ่มจากการออกแบบและดําเนินการต่อผ่านการผลิต, การทดสอบ และปฏิบัติการสนามจะกลายเป็นด้ายดิจิตอล

ข้อสรุปก็คือ แบบจําลองคู่ดิจิตอล ไม่ได้เป็นแค่เทคนิคการจําลองเท่านั้น มันเป็นวิธีการแปลงโครงสร้างของกระบวนการสร้าง ADC