Ang VHDL (VHSIC Hardware Description Language) ay malawakang ginagamit sa pagdidisenyo ng mga digital system tulad ng FPGAs at ASICs. Isa sa mga kritikal na aspekto ng matagumpay na designasyon ng hardware ay ang pagtiyak na ang iyong sirkito ay nakatutugon sa espesipikong mga kahilingan sa orasan, lalo na ang mga frequency ng orasan. Ang mga tamang pagtatakda ng orasan ay mahalaga upang matiyak na ang iyong disenyo ay gumagana nang may katiyakan sa itinakdang bilis.

Pag - unawa sa mga Kontra sa VHDL

Sa VHDL, ang mga limitasyong ito ay karaniwan nang ipinatutupad gamit ang isang instraints file, na kadalasan nang nasa anyo ng SDC (Mga Design Constraint) na naka - antheme at mga kasangkapan sa pagpapatupad.

Mga Pangunahing Uri ng Pagsugpo sa mga Suot

  • Mga Kontraint: Binigyang kahulugan ang oras ng orasan o kaya'y dapat sundin ang iyong disenyo.
  • Mga Pagpapaliban sa Pagtala at Pag-alis: Itakda ang tamang panahon para sa mga datos na dumarating o umaalis mula sa FPGA o ASIC.
  • [Seteup and Hold Times: Ang mga signal ng datos ay dumarating nang sapat bago o pagkatapos ng mga gilid ng orasan upang maiwasan ang mga paglabag sa oras.

Paglalagay ng mga Kontra sa Pag - aayos ng mga Tim sa VHDL

Upang magtakda ng mga limitasyon sa panahon, karaniwan nang lumilikha ka ng isang talaksan ng SDC na may kasamang mga utos na gaya ng:

Exatom:

```Sdc lumilikha clock-period 10 [get ports clk] set input delay - over [get clocks clk] 2 [get ports data in] set output delay - overt [get clocks clk] 2 [get ports data out] ``````````-day-c.

Ang halimbawang ito ay nagtatakda ng 10 ns na orasang orasan para sa 'clk' na port at deflation input/output na pagkaantala alinsunod dito.

Naglalaman ng mga Kahilingan sa Pag - aayos ng Iyong Disenyo ang mga Kahilingan sa Pag - aayos

Pagkatapos bigyang - kahulugan ang mga limitasyon, mahalagang magsagawa ng pagsusuri sa panahon gamit ang mga kagamitang FPGA o ASIC.

Kabilang sa karaniwang mga pamamaraan ang:

  • Ang paglalagay ng mga tubo sa mga yugto upang sirain ang mahahabang kombinasyong landas.
  • Gumagamit ng mas mabibilis na lohika o kaya'y pinabuti ang umiiral na lohika.
  • Ang pagbabago sa mga limitasyon sa paglalagay ng mga lugar upang mapasulong ang paglupig sa hudyat.

Pagsasaayos

Mahalaga ang tamang mga limitasyon sa orasan para matiyak na ang iyong mga disenyong VHDL-based ay nagtatagpo sa kinakailangang frequency ng orasan.