Yüksek Hızlı Memory PCB Design Challenges

[FONT:0]Ro4 ve Prat5 [Dönetici:0) gibi yüksek hızlı bellek arabirimleri için baskılanmış devreleri tasarlamak, modern elektronik mühendisliğindeki en zorlu görevlerden biridir.Ro5 ile veri oranları 8400 MT /s ve işletim sistemi öncekilerden daha düşük gerilimlere ulaşırken, her iz, sinyal bütünlüğü ve bileşen yerleştirme konuları için kapsamlı bir kılavuz sunar.

Rock4 ve Prat5 arasında önemli farklar PCB Tasarımını Etkileyen

Plan kurallarına girmeden önce, bu, Gale4'ten elektrik ve fiziksel düzeylerde nasıl farklı olduğunu anlamak önemlidir. Bu farklılıklar doğrudan PCB tasarım tercihlerini etkiler.

Data Rate and Voltage

Prat4, 2133 MT /'dan 3200 MT /'ye kadar nominal VDDD'nin 1.2 V.Ro5'in 4800 MT /'de başladığını ve gelecekteki standart güncellemelerde daha yüksek olacağını belirtti.

On-Die Tesih (ODT) ve Dinamik ODT

Krishna4, sıra başına statik olarak yapılandırılabilir veya komuta başına yapılandırılabilir ODT kullanıyor.Ro5, kanaldaki profilleri koordine etmek için, özellikle de birden çok rütbenin bulunduğu durumlarda, sinyal kalitesi geliştirir.

Karar geri bildirim (DFE) ve (DQ)

Bu teknikler kanal kayıpları için telafi edilir, ancak temiz bir temel PCB tasarımına güvenirler.Geçmişler veya kötü referans uçak geçişleri eşitleme performansına güvenebilirler.

Güç Teslimatı Değişiklikleri Değişiklikleri

Krishna5, anneboard'dan DIMM'ye kadar çok güç yönetimi hareket eder (PKK'da DIMM'nin başına gelir), ancak ana yönetim hala VDQ'yu temizleyecek ve VPP'yi talep eder.

Signal Integrity Fundamentals for High-Speed Memory

Signal bütünlüğü (SI) elektrik sinyallerinin alıcıya yeterince amplitüd, zamanlama marjı ve doğru yorumlanması için gürültü bağışıklığı sağlama disiplinidir.For Prat4 and Prat5, aşağıdaki SI ilkelerin kritik olması.

Kontrollü Impedance

Her birRob sinyalinin tutarlı bir özelliği olması gerekir, genellikle 40 ULL veri hatları ve DQS çiftleri için tek taraflı olarak yanlış eşleşmeler (bazı standartlar 39 {{ veya 50 ULL; hafıza satıcısının önerisini takip edin).Bu, doğru yığın tasarımı, iz genişliği ve dielektrik kalınlığı ile elde edilir.

Crosstalk Minimization

Rob sinyalleri sıkıca çiftleştirilmiştir. Aynı katmanda veya bitişik tabakalarda veri uçarak geçişleri mümkün olduğunda devre dışı bırakabilir.Grup sinyalleri, transkriptleri azaltmak için yeterli miktarda kesintiye uğramanız önerilir (tipik olarak 3-5 kez iz genişliği)).

Göz Diagram ve Timing Margin

Bir göz diyagramı sinyal kalitesi pratik ölçüdür. For Prat5, veri geçerli pencere (tVAC) çok dar. PCB tasarımı, jitter (hem rastgele hem de de deterministic) ve göz alıcının kurulumu ile buluşmak için yeterince açık ve zaman tutar.

Pipe4 ve Prat5 için PCB Stackup Tasarımı

İyi tasarlanmış bir yığınlama başarılı yüksek hızlı bellek arayüzünün temelidir.Fırtların sayısı, malzeme seçimi ve uçakların kontrolü engellenme, geri dönüş yolları ve genel gürültü.

Katman Kont ve Plane Assignment

Krishna4 için, 8 katmanlı bir yönetim, sinyalleri, zemin ve güçle donatılmış katmanlarla yaygındır. For Prat5, 10 to 12 katmanlar genellikle gereklidir. Tipik bir yığın olabilir:

  • 1. Katman 1: Top sinyal (komponent taraf) –Rob sinyalleri, paket fanout
  • 2. Katman 2: Ground Uçağı
  • Katman 3: Signal - Adres/command, kontrol
  • Katman 4: Güç uçağı (VDD veya VDDQ)
  • Katman 5: Signal - Data byteli roads, DQS diferansiyel çift
  • Katman 6: Ground Uçağı
  • 7. Katman: Signal – Ek veriler veya iç tabakalarda rotalanmış
  • Katman 8: Ground Uçağı
  • Katman 9: Güç uçağı (eğer gerekliyse)
  • Katman 10: Alt sinyal (saniyesel bileşen tarafı)

Her sinyal katmanı, kontrol edilen bir engel için sağlam bir referans uçağına (kahkadar veya güç) bitişik olmalıdır. [FONTD:0)Avoid partitions in reference uçakların under high- speed traces.[[DDDD)[Dönemli izler altında[Dönemliler)

Malzeme Seçenekleri

Standart FR-4, yaklaşık 2400 MT /'ye kadar, ancak Prat5 ve daha yüksek bir Krishna4 hızları için, a düşük büyüklükteki bir malzeme:0MEGTRON 6, Panasonic Megtron veya Isola 370HR) tarafından önerilen.

Impedance Control in the Stackupup

Hedef için geometriyi hesaplamak için alan çözücüleri kullanın (örneğin, 4 milyon dolarlık bir iç tabakada 4 milyonluk bir temel ve 1 oz bakır, tipik bir genişlik 5-6 mil kullanım için tipik bir çift olabilir.DQS, üretim çiziminde genellikle 4-5 milyon genişlik anlamına gelir.

Routing Guidelines: Uzun Eşleme ve Topoloji

Bu grupları anlamak ve doğru topoloji uygulamak önemlidir.

Adres/Command ve Control Signals

Bu sinyallerin birkaç milimetreden daha az bir süre sonra, tüm sıralamalarda uçarak (CK) bir araya gelmesi gerekir.Bu sinyallerin en iyi şekilde ortaya çıkması gerekir.[DDR5 yetkilendirmesi) Tüm sıralamalarda uçmaktadır.

  • [FONT:0)Length eşleştirme:[DFLT:1] Tüm adres/komün sinyalleri, her DRAM konumundaki CK izlerinin ±10 ps (yaklaşık ±1.5 mm) içinde eşlemeli.
  • [FONT:0) Sonuç:[DÜDÜDÜDÜŞÜNÜ: [DDDDD:0)[Dönlendirme:[DÜDÜDÜŞÜNÜŞÜNÜDÜŞÜNÜye Karşı: [DÜye Karşı: 1) Bir İLGİLİ: Bir İLGİLİ: Son DRAM’dan sonra yerleştirilen sinyale karşı en sık sık sık sık sık sık sık sık bir direnen.

Data Byte Lanes (DQ, DQS, DM)

Gruptaki her veri (8 bit artı DQS, DM) DQS'nin bu grup için saat sağladığı bir kaynak-senkron otobüsdür. Bu sinyallerin sıkı bir şekilde eşleşmesi gerekir:

  • [FONT:0)Intra-grup eşleştirme:[DQ: 1 ) Bir grup içinde her DQ'nun, ilgili DQS çiftinin ±1 mm'si olması gerekir.
  • [FONT:0]DQS diferansiyel çift:[DQS 1: 1] İki DQS izlerinin ±0.1 mm'de eşleştirilmesi ve tutarlı bir spacing ( 1:1 genişlikten fazla) boş tutması gerekir.
  • [FONT:0] Inter-group skew:[Dönder:[Dönder: 1 ) Tüm şeritler, ±10 mm'de okuma / yazma gecikmelerini en aza indirmek için eşleştirilmiş olmalıdır.

Saat İşaretleri (CK, CK#)

Eklenme süresi çift en kritik zamanlaması referanstır.0)Route it with the short olası road, avoid vias if possible). Eşin her tarafında pozitif ve negatif bacaklarla eşin diğer sinyalleri en az 4× iz genişliğine yakın bir dirençle kapat.

Topoloji Seçenekleri: Fly-By vs. T-Topology

Prat4 ya uçarak veya T-topoloji kullanabilir.Ro5, uç-by'nin rotada daha kolay olmasını gerektirir, ancak hafıza kontrolleri tarafından telafi edilmesi gereken sıralar arasında gecikmeler sağlar.To two-rank Prat4, a T-topology can dengeleyebilir, eğer şubeler eşleştirilirse, ancak tüm modern tasarımlarda, uç-by daha iyi sinyal kalitesi için tercih edilir.

Tending and Power Integrity

Proper end yansımaları önler ve sinyallerin gerekli zamanlama penceresi içinde yer almasını sağlar.

VTT Adres /Command için

Tüm adres ve komut sinyalleri VTT'ye (VD/2) bir dirençle sona ermelidir. Garantili kişiler (X5R) ve sabit kapasitörler (10-47 μF) hemen sonra VTT uçağının (DDDDD) şarj edilmesi, tercihen 100 skücuğa kadar şarj edilmelidir.

Data Lines için

On-die sonlandırma, DRAM ve kontrol cihazı içinde entegre edilir. ODT değeri (örneğin, 40 ULL, 60 ULL) konfigürasyon kayıtları tarafından belirlenir. PCB tasarımcısı, en iyi güç transferleri için ODT hedefine ulaşmak için izin vermek zorundadır.For Prat5'in dinamik ODT, ODT değişikliklerini tutarlı tutmalıdır; takip edilen izi engellemeye engelleyici orta-route.

Power Dağıtım Ağı (PDN)

PDN, minimum dalga ile DRAM'lara temiz, istikrarlı bir gerilim sunmak zorundadır. Hedef engelleyici değerleri genellikle VD / VDQ'nun 10 mDD / WDN'in genişliğine kadar (Roma için 100 MHz) uygun olarak yerleştirilir.[DDNT:0 Güç uçakları düşük maliyetli olmalıdır (dolu elektrikli) ve DRAM, her iki plakadan en az iki tane parlatmalıdır.

Simülasyon ve Doğrulama

Simülasyon yüksek hızlı bellek arayüzleri için isteğe bağlı değildir. sadece düzeni yorumlarıyla yakalanamayan sorunları tanımlar.

Pre-Layout Simülasyonu

Plana başlamadan önce, hafıza kontrolörü ile topoloji modeli oluşturmak, PCB izlerini ve DRAMs kullanın IBIS modelleri ( hafıza satıcısı ve SoC satıcısı tarafından ikna edilen) İzleme simülasyonları, izin edilebilir iz uzunlukları, tabaka yığınını, sonlandırma değerlerini ve en kötü zamanlamayı belirlemek için.

Post-Layout Simülasyon

Takip ettikten sonra, gerçek yönetim geometrisini (parasitic RLC) çıkarın ve alıcı özelliklerini doğrulayın. )FairT:0) Her DRAM'da göz diyagramları ve adres/kommand sinyalleri için .) Kontrollü ve çapraz geçiş.

SI Tools and Standards

Popüler simülasyon araçları şunları içerir:0)HyperLynx, ADS, HSPICE ve Sigrity[[Dönetici: 1) Birçok hafıza üreticisi (Mikron, Samsung, SK Hynix) uygulama notlarını ve minimum göz maskesi limitlerini tanımlayan gereklilikleri yayınlar.

En İyi Uygulamaların Verilmesi ve Depresyon5

Kaybetme ve yığınlamanın ötesinde, birkaç fiziksel düzen tekniği performans geliştirir:

  • [FONT:0)Köpek bölgeleri:[Döneticileri) Diğer sinyalleri veya DIMM bağlantılarının yakınında rotalamayın. BGA molası bölgesinin altında bir boşluğun altına bir tabakanın altında bir boşluğun tutulması.
  • [FONT:0)Via bakımı:[Dönetici:0))) PCB kumaşı tarafından kullanılan ve parasitik kapasitans yoluyla azaltılan tabakalar üzerinden sinyale geri dönmek için geri alma işlemi yapın.
  • [FONT:0)Decoupling cleor yerleştirme: Place 100 nF kapasitörler mümkün olduğunca DRAM güç pimlerine yakın, kapasiteye doğrudan bağlantı kurmak için. Güç izlerini şarj etmeden önce.
  • [FONT:0)Differential çift routing:) Bir DQS çiftlerinin birlikte sıkı bir şekilde takip etmesinin (en-çift) ve simetriyi korumak. 90° köşelerinden kaçının; 45° mil veya yay kullanın.
  • [FONT=0)Reference düzlem sürekliliği:[Dönetici:[Dönetici:0)) Asla referans uçağında bir boşluk üzerinde yüksek hızlı bir iz bırakma, dikme cihazı sağlandığında, sinyale kesintisiz bir geri dönüş yolunu sağlamak için bir zeminin bulunduğunda.

Üretim ve Test

Tasarım kararları ayrıca kurulu güvenilir bir şekilde üretme ve test etme yeteneğinizi de etkiler.

Fabrication için tasarım

[FONT=0] kontrollü yönlendirme testi[Dönetici:0], PCB'nin yapımı üzerine kurulup, yüksek hızlı ağ geometrisini taklit eden panelde kuponlar eklenecektir.

Test ve Debugging

Kurul toplandıktan sonra, Tian5 yazma ve okuma sinyalleri ile oscilloskopunu kullanın.In son doğrulama için yardımcı olan birçok hafıza kontrol cihazı inşa edildi.In son doğrulama için, hafıza stres testleri (e.g.

Dış Kaynaklar ve Daha Fazla Okuma

Daha derin bir şekilde belirli konulara girer, bu yazara dayalı referanslara danışın:

  • [FONT=0)Milyon Prat5 Tasarım Kılavuzu[Dönem: 1) sinyal bütünlüğü, routing ve uyumluluk içeren resmi kurallar.
  • [FONT=0)JEDEC JESD79-5 Prat5 Standart[DÜT:1) - The kesin elektrik ve zamanlama özellikleri için, 5.
  • [0]Altium: Prat4 ve Prat5 PCB Layout Kılavuzları[[Dönetici: 1), yığın örneklerle pratik düzen önerileri.
  • [FONT=0)IPC-2141A – Impedance Circuit Boards ) – Sanayi kontrol ve test için standart.

Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç

Hesaplamalı PCB'leri tasarlamak ve Krishna5 arabirimleri, doğru bir şekilde sonlandırmak ve doğrulayıcı bir yaklaşım gerektirir.Daha yüksek hızlar ve daha düşük gerilimler ile birlikte, GPU5'in daha kısa sürede şarj edilmesi, doğru bir şekilde sonlandırmak ve simülasyon yoluyla doğru bir şekilde uygulamak, mühendisler modern hesaplama talepleri ile karşı karşıya olan güvenilir hafıza alt sistemleri üretebilirler.Her zaman bellek satıcılarından referans tasarımlarla başlayın ve kararlarını yönlendirmek için kullanmaya başlayın. Dikkatli tasarımla, yüksek hızlı bellek arabirimleri uygulamanız, çok karmaşık bir şekilde uygulanabilir.