Yüksek Hızlı Seri Interfaces'leri Anlamak

Modern hesaplamanın bant genişliği, yapay zeka, bulut altyapısı ve 5G/6G ağlarının yönlendirilmesi, geleneksel paralel otobüs mimarilerini parçalama noktasına getirdi.Gruple skew,talk, ve pin count, paralel arayüzler zorlayıcı hızlar [PCIe)[Dönderimler, yüksek hızlar, 1 veya birkaç farklı devreden fazla veriye bağlı olarak, USBTFLDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD

Alan programlanabilir kapı dizileri (FPGA) bu arayüzleri uygulamak için eşsiz bir şekilde konumlandırılır. Uygulamaya özgü entegre devrelerden (ASIC) aksine, FPGAs, birleşik sertleştirilmiş, özel bir transhriptle birlikte yeniden yapılandırılabilir bir IP bloğu sunar. Bu sertleştirilmiş bloklar, hızlı bir şekilde kurtarma ve serileştirme görevlerine olanak sağlarken, programlanmış mantık mühendislerin tam olarak gerekli olan protokol yığınını uygulamalarını uygulamalarını sağlar - bunun için standart-kompli IP çekirdeği veya özel bir uygulama için, taşıma protokolüdür.

FPGA Yüksek Hızlı Transceivers

Modern bir FPGA transceiver karmaşık bir karma imzalı alt sistemdir. İç mimarisini anlamak başarılı bir uygulama için ilk adımdır. Bu transceivers genellikle birden çok kanal faz kilitleri (PLLs) ve referans saat tamponları gibi ortak kaynakları paylaşır.

Fiziksel Orta Atalık (PMA)

PMA tabakası analog sinyallemeyi ele alır. anahtar bileşenleri şunları içerir:

  • [FONT=0)Transmitter (TX): ), Kanalda yüksek frekanslı bir serileştirici ve ayırıcı mevcut mod mantığı (CML) sürücüsü. TX sürücüsü genellikle kanaldaki yüksek frekanslı kayıpları telafi etmek için programlanabilir eşitleştirme özellikleri içerir.
  • [FONT=0)Receiver (RX): [DÜDÜDÜDÜDÜDÜDÜSÜSÜSÜSÜSÜSÜSÜSÜ) birimi, gelen veri akışından ve CDR'nin kalitesini geri almak için, özellikle de jitter toleransı ve kilitleme aralığının önemli olduğu bir bağlantı için kritiktir.
  • [FONT=0)PLLs:[[Dönetici: 0,3) veya 100G Ethernet gibi protokollerin katı zamanlaması gerekliliklerini yerine getirmek için yüksek hızlı seri saati için.

Fiziksel Coding Subkat (geliştir)

PCS katmanı, dijital kumaş mantığını analog PMA'ya köprüler. işlevleri protokol bağımlıdır, ancak genel olarak şunları içerir:

  • [FONT=0)Gearboxing:[[DDDDDDDDDDDDD) Kumaşdan paralel veri genişliğini (örneğin, 32 veya 64 bit) PMA tarafından kullanılan seri genişliğine dönüştürür.
  • [FONT=0)Line Coding ve Scrambling: Encoders 8b/10b, 64b/66b veya 128b /130b, DC dengeyi ve CDR operasyonu için yeterli geçiş yoğunluğunu sağlar. Scrambler elektromanyetik müdahaleyi azaltmak için veri akışını rastgeleleştirir (EMI).
  • [FONT=0]Alignment and Deskew: Comma algılama mantığı, çoklu-lane protokolleri için, kanal bağlantı FIFOs'ları PCB veya kablo tarafından tanıttı.
  • [FONT:0)Kate Eşleme: [Dönetici:[Dönetici:0) Elastic tampons, geri alınan RX saati ve yerel sistem saati arasında saat domain geçişleri yapıyor.

Key Transceiver Özellikler

Doğru FPGA'yı seçmek, transceiver yeteneklerinin ayrıntılı bir analiz gerektirir:

  • [FONT:0)Maximum Data Rate:[Dönetici:[Dönetici:0)[Dönetici:0)Maximum Data Rate:[Dönetici:[Dönetici:[Dönetici: 0bps) Maliyet optimize edilmiş ailelere en son yüksek performanslı cihazlarda 112 Gbps'ye kadar.
  • [FONT=0)Modulation Scheme:[Dönetici:[Dönemli tasarımlar, şeritten çiftlerin kullandığı, ancak PCIe Gen6 ve 400/800G Ethernet gibi gelişmiş standartlar geçerlidir.
  • [FONT:0]TX ve RX Equalization:[Dönetici: 0,4|Dönetici: 0,0|0|TX ve RX Equalization:[Dönetici:0] TX sürücüsünde programlanabilir musluk sayısı ve RX DFE, doğrudan bağlantının kayıp kanallarına yaklaşma yeteneğini etkiler.
  • [FONTD:0)Reference Saat Mimarisi:[Dönetici:[Dönetici:0)Reference Saat Mimarisi:[[Dönetici:[Dönetici: 1 ) Transceiver'nin PLL multiplikasyon faktörleri ve jitter transfer özellikleri hedef protokolle uyum sağlamalıdır.

Mastering Signal Integrity and PCB Design

10 Gbps'yi aşan veri oranlarında, PCB substratı artık basit bir iletken değil, bir iletim hattıdır. Signal bütünlüğü (SI) mühendislik FPGA tasarım sürecinden ayrılmaz. fakir bir kanal en dikkatli şekilde hazırlanmış protokol mantığını işe alabilir.

Kanal Bütçesi

Her bağlantının decibels'te ölçülmesi bir kayıp bütçesi vardır. kanal, PCB izlerini, bağlantılarını, kabloları ve kabloları içerir.Bu, Nyquist frekansında (yüzde yarısı) daha düşük yüksek çözünürlükte bulunan PCB materyallerini gerektirir.[0]Megtron 6).Ros 3000/NRZ[tr|0]

PCB Layout Kuralları Multi-Gigabit Tasarımlar için

  • [FONT:0)Impedance Control:[Dönetici:[Dönetici:0) Diferansiyel izler tutarlı 100-ohm diferansiyel bir dürtü tutmalıdır. Bu, yığın ve iz geometrisini tanımlamak için PCB kumaşatörü ile yakın bir işbirliği gerektirir.
  • [FONT=0)Length Matching:[Dönetici:[Dönetici:0) Intra-mate skew en aza indirmek gerekir (tipik olarak 5 ps’ten daha az). Çok-lane arayüzleri için, inter-konuş-konuşağıtlamalar protokolün masasının içine düşmesi gerekir.
  • [FONT:0)Via Optimizasyonu:[Döneticiler, gözünü kapatan yansımalara neden olur. Kullanılmayan ub, veya mikrovias /HDI teknolojisine kritik yüksek hızlı şeritler için geçiş yapın.
  • [FONT=0)Power Supply Decoupling:[Döneticiler güç kaynağı gürültüyü sağlamak için son derece hassastır. Düşük performanslı (LDO) düzenleyicileri yüksek güç-tepresyon transceiver tedarik için (PSR) ile uyumlu olarak üst düzeye çıkar. Place decoupling kapasitetörler FPGA güç pimleri için mümkün olduğunca yakın.

Simülasyon ve Modelleme

Simülasyon artık isteyemiyor. IBIS-AMI (Algorithmic Modeling Interface) modelleri, FPGA satıcılar tarafından sağlanan, mühendislerin tüm bağlantıyı simüle etmesine izin veriyor: vericinin eşitleştirilmesi, kanal S-parametreleri ve alıcının CTLE/DFE yanıt.

Transceiver konfigürasyonu ve PCB düzeni hakkında ayrıntılı rehberlik için, resmi satıcı kullanıcı rehberlerine atıfta bulun.TheurFLT:0)UltraScale Architecture GTY Transceivers Kullanıcı Kılavuzu) AMD transceiver karo yetenekleri hakkında kapsamlı ayrıntılar sağlarken, [[Şehirlix 7 Transceiver Genel Bakış Intel FPGA aileleri için benzer bilgiler sunar.

Standart ve Özel Protokol Stacks

Fiziksel katman tasarlandığında, odak dijital protokol mantığına dönüşür. Sertleştirilmiş IP çekirdeği kullanarak ve yumuşak kumaştaki mantığı uygulamak kritik bir mimari karardır.

Sertleştirilmiş IP Cores'leri kullanarak

Çoğu yüksek uç FPGA'lar ortak protokolleri zorlaştırır IP bloklarıdır. Bunlar önceden belirlenmiş ve özel silikon alanlara yerleştirilir, deterministic latency sunar ve önemli mantık kaynakları tasarruf eder.

  • [FONT=0)PCIe Hard IP:[Dönetici:[Dönetici: FLT:0)PCIe Hard IP:[[Dönetici: FLT:1) Fiziksel Katman, Data Link Katmanı ve İşlem Katmanı. Kullanıcı, AXI-Stream veya CXL gibi standart bir arayüzle etkileşime girmek için bir DMA kontrolör veya özel mantığı bütünleştirir.
  • [FONT=0)Ethernet MAC Hard IP:[Dönetici: 10G'den 400G'ye kadar protokolleri için MAC ve PCS katmanları sağlar. Bu, tasarımcının yalnızca üst katmanlı protokollerine (örneğin, TCP/IP offload) veya özel çerçeve işlemesine odaklanmasını sağlar.
  • [FONTD204C Hard IP:[DFLT:1] Uygulamada, yüksek hızlı veri dönüştürücülerine, deterministic latency, multi-device senkronizasyonu (SYSREF) ve şerit hizasını otomatik olarak genişletin.

Özel Hafif Protokoller Tasarlamak

Her uygulama standart bir protokole uygun değildir. Kapalı sistemler için, nokta veri bağlantıları veya özel bir araçlama, özel hafif protokol daha düşük gecikmeli, azaltılmış bir yük ve minimum mantık kullanımı sunar.

  • [FONT:0]Frame Format:[[Dönetici:0) Bir başlangıç- çerçeveli bir paket yapısı, ödeme yükü ve son ayar işaretleyicisi ile basit bir paket yapısı.
  • [FONT:0)Error Tespit: [DÜDÜDÜSÜŞÜNÜŞÜNÜŞÜNÜŞÜNÜŞÜNÜ: 0,1][/FONT] Her çerçeveye doğru yapılan CRC-32) veri bütünlüğü sağlar.
  • [FONT:0)Flow Kontrolü: Credit-based veya XON/XOFF sinyalizasyon FIFO'yu alıcıya aşırı yüklemeyi önler.
  • [FONT:0)Retransmission:[Dönetici:0) Hafif seçici bir yeniden geçiş veya bozulmuş çerçeveleri işlemek için geri dönüş-N protokolü.

Saat Domain Hatırma (CDC) ve Mantıkı Yeniden Yapın

CDC'deki hataları ve sıfır mantık, FPGA tabanlı seri tasarımlarında en yaygın başarısızlık kaynakları arasındadır. Transceiver paralel saat alanı, kullanıcı mantığı saat alanı ve sistem otobüsü saat alanı, üst tabakalar için özel FIFO'lar kullanın.

Doğrulama, Debug ve Performans Optimizasyonu

yapılandırılmış bir doğrulama metodolojisi ilk geçiş başarısı için anahtardır. multi-gigabit bağlantının karmaşıklığı, saf dijital simülasyonun yetersiz olduğu anlamına gelir; analog ve dijital alanlar ortak olmalıdır.

Simülasyon Stratejisi

Satıcı tarafından sunulan transceiver simülasyon modeli ile başlayın. PMA ve PCS katmanlarının konfigürasyonunu doğrulamak için kullanın. Bu, simülasyon sırasında bir bağlantıya karşı bir web sitesi ile ilgili bir web sitesi oluşturabilirsiniz.For standard protokolleri için, sağlam BFMs FPGA satıcısı veya üçüncü taraf EDA sağlayıcılarından kullanılabilir.

Donanım Debug Tools

Modern FPGAs, çip debug yetenekleri konusunda güçlü bir şekilde sunuyor. Entegre mantık analizci (ILA) Transceiver arayüzünden yüksek hızlı paralel veriler yakalayabilir. daha ileri araçları, örneğin, [[Ücretsiz Araç:0)Transceiver Toolkit Vivado veya

  • Transceiver dinamik yeniden yapılandırma port (DRP) kayıtlarını okuyun ve yaz.
  • Göz yüksekliği ve genişliği dış oscilloskop olmadan ölçmek için taramalar yapın.
  • Run built-in bit hata oranı (BER) testleri döngüsel modları etkinleştirerek.

Sistematik Sorun Ortak Konuların Takdir Edilmesi

  • [FONT=0)Link What Lock:[Dönetici:[Dönetici: 0 ) Referans saati kontrol edin mi? Frekans doğru mu? Transceiver yapılandırma ayarlarını doğru mu? yanlış yapılandırılmış PLL bölmek veya yanlış CDR oranı yaygın bir suçludur.
  • [FONT=0) Marginal Eye ile yüksek BER: TX pre-emphasis ve RX CTLE /DFE ayarları ayarlamak için DRP'yi kullanın.In-çik göz tarama aracı burada paha biçilmez.
  • [FONT=0) Çok-Lane De-skew Hatalar: PCB izlerinin, protokoldeki elastik tampon ayarların içinde eşleştirildiğini sağlayın. Bazı protokollerin mantığı doğru şekilde ele alınması gereken belirli ayar işaretlerini onaylaması gerekir.
  • [FONT=0]Temperature ve Ger Drift: [Dönetici: 1) Kanal marjına yakın çalışan yüksek performanslı sistemler sıcaklık artışları olarak bağlantı hataları deneyimleyebilir.

[FONT:0]Case Çalışması: [Dönetici: [Dönetici: 0,3] Bir takım, FPGA'nın 100G Ethernet Sert IP'sini atlatmakta, küçük bir 4x25G CAUI-4 transceivers ile tam olarak doğrulanmış bir şekilde, 4x25G CAUI-4 transistörtüncü bir dizi ile özel bir çerçevede, 4 adet CRC-32 ile bir araya getirildi.

Future Standards için hazırlık

Seri arayüzlerin evrimi yavaşlama belirtileri gösteriyor. Tasarımcılar platformlarının ilgili ve gelecekteki kırılgan kalmasını sağlamak için ortaya çıkan trendlerin çoğunu tutmalıdır.

  • [FONT:0] PAM4'e geçiş: NRZ'den PAM4 sinyallendirmeye geçiş, son on yılda 400G ve 800G ağının en önemli parçasıdır.
  • [FONT:0]Die-to-Die Interfaces: UCIe (Universal Chiplet Interconnect Express) tek bir paket içinde çipler bağlantı kurmak için fiziksel bir katman tanımlar. FPGAs çok-die sistemlerdeki birincil hesaplama elemanı olarak giderek daha fazla hareket eder, paket substratı ile yüksek hızlı sinyaller gerektirir.
  • [FONT:0)Co-Packaged Optik (CPO): ), Yüz plakalı optiklerin bant tıkanması, endüstri doğrudan ASIC veya FPGA ile birlikte paketlenmeye doğru ilerliyor.

Elektrik özellikleri ve protokol katmanlarının daha derin bir anlayışı için, [[DÜT:0)PCI-SIG özellikleri) ve [[ENFLT:2)JESD204B/C Survival Guide from Analog devices) mükemmel teknik derinlik sunar.

Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç

FPGA platformlarında yüksek hızlı seri arayüzleri uygulamak, analog fizik, dijital mantık ve sistem düzeyindeki mimari ile köprülerin temel bilgilerini dengelemek için talep edilen bir mühendislik disiplinidir. Başarı, transceiver donanım, titiz sinyal bütünlüğü tasarımı ve sağlam bir doğrulama stratejisine uyum sağlar. Sertleştirilmiş IP çekirdeklerinin kullanımı için, yüksek hızlı bağlantının geleceği için vazgeçilmez bir platform haline getirir.