Yüksek Hızlı Seri Bağlantılarda FPGA'ların Stratejik Rolü

Yüksek hızlı seri iletişim, modern dijital sistemlerin arka kemiği haline geldi. Kameralar ve işlemciler arasında video taşıma, yüksek hızlı ADCs ve veri merkezlerindeki bağlantıları kullanarak, seri bağlantıları neredeyse her arayüzdeki paralel otobüsleri değiştirdi. Paralel otobüsler skew, çapraztalk ve pin count kısıtlamaların üzerinde bu sorunları farklı sinyalleme, saat gömülüyor ve eşitleme, per-lane oranlarına ulaştı.

Alan programlanabilir kapı dizileri seri tasarımda eşsiz bir niş işgal ediyor. Pahalı maske setleri ve uzun üretim döngüleri gerektiren ASIC'lerin aksine, FPGA'lar mühendisler prototiplerini doğrular ve haftalar içinde özel seri protokolleri dağıtır.Bu yeniden yapılandırılabilirlik, rekabetçi avantaj sağladığında veya üretim hacminin ASIC'yi haklı çıkarmadığı durumlarda, dijital FPGA'nin zorlaştırılmış multi-gigabit transceleri entegre etmesi ve dijital devreleri içeren bir şekilde genişletilebilmesi için stratejik bir varlıktır.

Transceiver Architecture: PMA ve PCS Katmanları

Her FPGA transceiver iki ana alt bloktan oluşmaktadır: Fiziksel Orta Atalık (PMA) ve Fiziksel Kodlama Altkat (tekrarlı) Bu bölümü, FPGA kumaşında hangi işlevlerin uygulanması için kritiktir.

PMA Katmanı

PMA tüm analog ve yüksek hızlı dijital işlevleri ele alır.Yazar tarafında, bu çok değişkenli (parallel-to-serial dönüştürücü) ilerleyici (CDR) devreleri, gelen veri akışlarından biraz saat alır.

PCS Katmanı

PCS, FPGA kumaşına yüksek hızlı PMA köprüler, paralel kelime hızına bağlı olarak çalışan dijital işlevleri yönetiyor, ancak yumuşak mantık uygulamaları için çok hızlı. PCS özellikleri 8b/10b veya 64b /66b encoding ve decoding, comma algılama ve kelime hizalama, çok-lane protokolleri için kanal bağlanıyor ve PRBS model nesli için çok hızlı bir şekilde kontrol ediyor. Çoğu FPGA satıcısı, protokolü ve otomatik olarak ayarlamanızı sağlar ve otomatik olarak ayarlayarak, hızlama parametrelerini ayarlar.

Satışcı dokümanlar ayrıntılı blok diyagramları ve kayıt haritaları için gereklidir.TheurFLT:0)Xilinx 7 Serisi Transceivers Kullanıcı Kılavuzu), PMA ve PCS konfigürasyonu için kapsamlı bir kapsamı sağlar, ancak INFLT:2).Intel High-Speed Seri Interface Handbook). Intel Çevik ve Stratix transceiver aileleri kapsar.For Lattice FPGAS için,

Transceiver Placement ve Routing Fundamentals

FPGA satıcılar, seçilen transceivers'in protokol için gerekli olan FPGA mantıklarına erişiminin ve referans saat girişlerini belirlemektedir.Bu dörtlü yerdeki fiziksel yerleştirme, FPGA I/O bankalarının seri verileri almadan önce otomatik olarak yerleştirme yönergelerini doğrulamanız gerekir.Sistememek için FPGA mantığına doğrudan erişim gerektirir. Bazı cihazlar belirli trans alanları en aza indirmek için yedek alanlara en aza indirmek için dikkat etmelidir.

FPGA-Based

verici yol FPGA kumaşından yüksek hızlı bir seri akışına paralel veriler döndürür. Konsept basit olsa da, pratik uygulama saatleme, sinyallendirme ve protokol özel formatlama konusunda dikkatli bir şekilde ele alır.

Seriizasyon ve Datapath Structure

PMA'nın serileştirici bir kelimeyi kabul eder -tip olarak 8, 10, 16, 20, 32 veya 40 bitleri - ve yaklaşık 322 MHz'de paralel olarak, bu frekans, çizginin hızının bir kısmında çalışır.Örneğin, 32-bit veri akışı kullanarak 10.3125 Gbps Ethernet bağlantısını değiştirir - bu frekans, bir iç içe doğrulayıcı anahtarı doğrulayarak, FPGA kumaşı doğrulayabilir.

Saat Nesil ve Jitter Kontrol

3. Saat girişleri referans saat girişi ile başlar. Çoğu FPGA transceivers, referans saatlerini kabul eder (LVDS, LVPECL veya HCSL) ve line oranın rasyonel bir alt kısmı olan bir frekansı gerektirir. 100 MHz referansı, serideki Jitter'in referans süresine göre, PLL multiplikasyon faktörü ile ilgili olarak, kontrol edilen bir süre boyunca, kontrol edilen bir süre boyunca otomatik olarak kontrol edilen bir geçiş için kullanılan bir süre ile ilgili olarak, otomatik olarak kontrol edilen bir süre boyunca, otomatik olarak kontrol edilen bir süre boyunca, otomatik olarak kontrol edilen bir süre boyunca, otomatik olarak kontrol edilen bir süre boyunca yapılan bir süre boyunca otomatik olarak yapılır.

Bazı protokollerin elektromanyetik müdahaleyi azaltmak için yayılma (SSC) saati (SSC) gerektirir ve CDR'nin son derece değişkenliği takip etmesi için yeterli bant genişliğine sahip olması gerekir.If your transceiver must support SSC, verify that the PLL can track the modulation frequency (tiply 30-33 kHz) ve CDR in the following the following the frequency changes.

Line Encoding ve DC Balance

Seri bağlantılar aynı bitleri tolere edemez. CDR devreleri kilitlemeyi korumak için kenarlara ihtiyaç duyar ve AC-çiftli alıcılar DC bakiyesini tabandan dolayabilmelerini gerektirir. Line kodlamaları her iki problemi de çözmektedir. PCS'de en yaygın kod 8b/10b, her bir 8-bit verileri doğru bir şekilde kontrol eden 10bit işareti kullanarak yalnızca doğrulayıcı verileri kontrol etmek için gereklidir.

Özel bağlantılar için, 16b/18b, 8b/9b veya Manchester kodlama gibi alternatif kodlar her zaman ek, DC bakiye, geçiş yoğunluğu ve uygulama karmaşıklığı arasındadır. Arama kodları için yararlı bir kaynaktır:0.IEEE 802.3 belgesi[FLT]

Transmit Equalization and Pre-Emphasis

Kanal kaybı frekans bağımlıdır: hızlı bit geçişleri tanımlayan yüksek frekanslı bileşenler sürücüyü terk eder.Bu attenuation causes intersymbol response, alıcı için sıfırlardan ayırt etmek için daha zorlaşır. Transmit eşitleştirme, sinyalden önce yüksek frekansları artırmak için telafi eder.En yaygın uygulama bir multi-tap FIR filtresidir.

FPGA transceivers bu musluk katlarını konfigürasyon kayıtları aracılığıyla ortaya koyar.Başlangıç değerleri ortak protokollerin uygulanmasında sağlanır. tavsiye edilen ayarlarla başlayın, sonra, girişteki göz diyagramını gözlemleyin.Sadece alıcı ve posta girişini artırın, ancak aşırı derecede fazla zaman ayırma ve aşırı geçişten önce durdurmanız gerekir.For fields with hurt above 20 dB at the Nyquist frequency, import the sameization alone, and you must together it with alıcı-side CTLE and DFE.

Çıktı Swing, Tesih ve Signal Integrity

Transceiver çıkış sürücüsü programlanabilir. Aşağı hız güç tüketimi ve EMI azaltır ancak alıcıya sinyal-to-noise oranını azaltır.Disbelli bir göz açma için gerekli olan minimum baskıyı ayarlayın, kanal kaybı ile sona erdirilmelidir.

FPGA-Based Alıcıları

Alıcı tasarımı, bir kesintiye uğrayandan gelen güçlü bir bağlantının detaylandırılması ve detaylandırılması için deneyim ve dikkatin bulunduğu yerdir. Alıcı, yüksek çözünürlükte, kelime sınırlarından temiz bir saat kurtarmalı ve kanal bozulmaları telafi etmelidir.

Saat ve Veri Kurtarma

CDR devreleri FPGA transceivers, geri dönüşümleri geri yüklemeyi veya faz interpolatorunu, gelen veri kenarlarını takip eden bir örnekleme saati oluşturmanızı sağlar. CDR Access Gen3 ve Gen4, örneğin, CDR bant genişliğini daha iyi belirteçmiş bir şekilde belirtmiş, ancak veri geçişlerini artırmak için daha fazla gürültüyü kullanır. Çoğu transivers, protokolün uygun CDR bant genişliği ayarlarını seçmenize izin verir.

CDR, belirtilen bir tolerans içinde gelen verilere frekans olarak kapatılmış bir referans saati gerektirir, genellikle ±100 ±300 ppm. Referans ve veri frekansı CDR çekme aralığından daha farklıysa, CDR farklı bir referans kaynağı kullanırken kritik olmayacaktır.

Word Processing and Comma Tespit

CDR biraz saatini geri aldığında, komiseri K28.5 (binary pattern 1100000101) periyodik olarak PCS kelime sınırları keyfidir; aklama işlemi, bilinen bir model için doğru sınırı bulmak zorundadır. 8b/10 bağlantıları için, komünel karakter K28.5 (binary pattern 1100000101) periyodik olarak boş zamanlayıcı veya eğitim dizileri ile PCS, iki başlık ve 10 satır için geçerli olan kodun şifresini belirtir: 10 numara için geçerli olan kontrol noktaları için geçerli.

Uyumdan sonra, alıcı senkronizasyonu korumak zorundadır. senkronizasyon kaybı, ayar modelini bozduğunda gerçekleşir. PCS genellikle, bir dizi hatadan sonra senkronize edilen bir devlet makinesi içerir.Bu histeriler kısa gürültü patlamalarını önler.

Alıcı eşitleştirme

Multi-gigabit oranlarında, alıcı pins'e gelen sinyal, sadece on milivolta sahip bir göz yüksekliğine sahip olabilir.İki eşitizasyon aşaması sinyali geri döndürür. CTLE, düşük frekanslılar için yüksek frekanslı bileşenler kullanır, düşük frekanslı sinyal içeriği bulmak için etkili bir şekilde. FPGA transceiversir, genellikle 3-5 ayrı ayarlı ayarlar.

CTLE'den sonra, mevcut örnekle ilgili olarak tekrarlanan ve geri bildirimde bulunulan her bir bağlantı noktası kullanarak, değişkenleri veya yüklemeleri azaltabilirsiniz.En aktif adaptasyon sıcaklık ve gerilim varyasyonları uygulama 1-5 DFE dokunuşları, bağlantı eğitimi sırasındaki adaptasyon algoritmalarıyla ve katlama noktalarının sabit değerlerine yakınlaştırmasına izin verebilir.Influ verici bir şekilde.Influxing Approach to soon bitim, you can protect the katsalar or leave adaptasyon. Active adaptasyon sıcaklık ve gerilim varyasyonları uygulama 1-5 DFE dokunuşları, ancak yanlış bir şekilde yanlış tanımlanabilir bir şekilde yanlış bir şekilde doğrulanabilir.Foragate permissions with a variable learning and allow the Highlands to soon values.

Göz Taraması ve Margin Analizi

Satışlı göz tarama araçları, örnekleme pozisyonu olarak BER'i gösteren bir kablo hattıdır. Transceiver, düşük BER sağlıklı marjı gösterir. Göz tarama işlevselliği, yazıcı IP veya FPGA kumaşı ile doğrudan erişim yoluyla erişilebilir.Ücretsiz:0)Keyif Sistem Tasarımı yazılımı[Döneticileri düşük BER sağlıklı bir şekilde gösterir.

Signal Integrity ve PCB Design

En iyi transceiver yapılandırması, zayıf PCB tasarımı için telafi edilemez. Signal bütünlük disiplini güvenilir yüksek hızlı seri bağlantıları için zorunludur.

Transmission Line Design Design

Yol, çiftleri sıkı bir şekilde çiftleştirilmiş mikrostrip veya striptiz izlerini 100 ohms ±10% diferansiyel bir şekilde kullanarak rota ayrımına bağlıdır.Dönderlik, iz genişletici, dielektrik kalınlığı ve bakır ağırlığına bağlıdır. PCB Kumaşı kontrol etmek ve Polar Instruments Si9000 veya Cadence Sigrity gibi bir alan çözmek için bir alan kullanarak.

Yüksek hızlı seri izlerini kullanarak, örneğin, panjurlar, panjurların tam tersi tarafında bir bağlantıya giderken - 15'ten fazla sinyal kullanarak veya kabloya doğru bir şekilde atarak, 5'ten fazla bir tabakaya kadar uzanan bir şeritten kaçının.

Transceivers için güç teslimatı

Transceiver güç malzemeleri gürültüye karşı çok hassastır. Tipik yüksek uçlu FPGA, transceiver PMA için bir tane, PCS dijital mantık için bir tane ve FPGA kumaşı için bir tane.Bu malzemeleri yalıtım olmadan paylaşmaz.En yakın FPGA (LDO) FPGA cihazı için mümkün olduğunca kısa sürede μmöre doğrultucular için devreler gerekir.

© ve Cable Selection

Gemi kenarındaki bağlantı genellikle kanaldaki en zayıf bağlantıdır. Veriler için gösterilen ve kontrol edilen yetersizlik için gösterilen konektörler seçin.For backplane applications, use Linkss designed for multi-gigabit signaling, such as Samtec's Q Series or Molex's Influence series. Yüksek hızlı kablolar gereklidir. kısa sürede ( 1 metreden az), doğrudan uygun maliyetli bir çözüm sağlar.For Distance bakır kablolar için, 1 metre ötesinde, aktif optik kablolar veya fiber optik kablolar veya fiber optik kablolar veya fiber optik kablolar gereklidir.

Modern Protokoller ve Uygulama Desenleri

Aurora ve Özel Akış Protokolleri

Xilinx, Aurora protokolü, FPGA-to-FPGA'yı arka düzlemde birbirine bağlayan hafif, ölçeklenebilir bir bağlantı olarak sunuyor.Ingölgeler, kanal bağlantılarını ve akış kontrolü, verileri tamamen kullanıcı için bırakmak, basit veya tam karmaşık bağlantıları yapılandırın.Uygulama, transiver yapılandırma, hizalama ve bağını işleten Aurora IP çekirdeğini basit bir şekilde kullanıyor.

JESD204B / C Yüksek Hız Data Converters için

JESD204 arayüzü standardı yüksek hızlı ADCs ve DAC'leri FPGA'lara bağlayan için baskın bir yöntem haline geldi.Revision B support deterministic latency, multi-device senkronizasyon ve şerit oranları taşıma hızı 32 Gbps'ye kadar uzanır.Revision CDCs ve DACs'e giriş yapın: JESD204, standart uygulamaları için erişimli erişim sağlar.Revision data in frameworks, but you must configure the connection values to the connection.

PCI Express

PCI Express, bilişimde çok fazla şey var ve birçok FPGA'lar sertleştirilmiş PCI Express IP bloklarını içerir. Fiziksel katman 2.5 GT /s (Gen2), 5 GT /s (Gen2), 8 GT /s (Gen3), 16 GT /s (Gen4) ve 32 GT /s (Gen5). Gen3 ve üzerinde 128b /130b kodlama işlemi otomatik olarak alıcıda DFE'yi gerektirir.

100G / 400G Ethernet ve PAM4

Veri oranları 56 Gbps'yi aştığında, ikili NRZ modulation, bir tane daha kapalı kanallardan dolayı pratik hale gelir. PAM4 modulation encodes two bits per symbol using four voltaj levels, doubling the data rate for a given baud rate. PAM4 introduce new challenges: there are three dikey göz açılışları yerine bir tane, and the signal-to-noise rate is natural lower the NRZ. FPGA transceivers like Xilinx GTY (up to Gbps PAM4 and GTM (up to 58 Gbps PAM4) and GTM (up to 112 Gbps PAM4)

Test, Geçerlilik ve Debug

Yapılı-In Self-Test

Her FPGA transceiver, yerleşik model jeneratörleri ve kontrolleri içerir. PRBS patternleri kullanın (PRBS-7, PRBS-15, PRBS-23, PRBS-31), gerçek veri geçiş kalıpları ile bağlantıyı vurgulamak için. Transmit PRBS-31 alıcıdan ve doğrulayın ki alıcı çekleri. Diskrepanya sorunları işaret eder: transiversiyonlar ayrıca PMA'nın içindeki geri dönüş modları destekler: PMA'nın içindeki seri geri dönüşler tekrarlanır ve devre dışı bırakılır.

Bit Error Rate Test

BER testi, bağlantı kalitesini doğrudan ölçer. Model jeneratörü doğru bir şekilde istatistiki güven elde etmek için yeterli bir süre için çalıştırın. 10 Gbps'nin BER hedefi için –12) ile ilgili olarak, en az 10[D)[D[D)[Dönetici: 10 Gbps) ile ilgili olarak, 10 Gbps'ye kadar (Dönetici) giriş yapan 10 adet iletileri tespit etmek için test edin.[Döneticileri 10[D)

Sorun Ortak Konuları Sorun Gidermek

Bağlantı başlangıçta başarısız olduğunda, aşağıdakileri kontrol edin: Referans saat varlığı ve frekansı doğruluk, transceiver reset sequencing, PLL kilit durumu, CDR kilit durumu ve uyum durumunu kontrol edin.Her FPGA satıcısı transceiversite arayüzü üzerinden erişilebilir hale getirirse, CDR kilitleri gönderir ve ayarlayıcının doğru hizalayıcıya gönderilmesini sağlar.If the eyes is closed to detect it.If the eyes is closed at the client, improve verici pre-emphasis and adjust CTLE.If the link worksmit-tally, check power supply ripple and determs.

Tasarım Metodolojisi ve Tool Flow

Sistemli bir yaklaşım riski azaltır ve gelişimleri hızlandırır. Satıcı transceiverktor ile başlayın doğru ilkel anlık bir şekilde oluşturmak için. Satıcı-provided simülasyon modellerini kullanarak, transceiver'nin doğru bir şekilde çalıştığını onaylayın ve protokol mantığınızı artırın (Xilinx ILA, Intel Tapu) bir kez simülasyonu izlemek için bir test yapın.

Her bir tahta ve her sıcaklık köşesi için bir bağlantı marjı kaydı tutun. Bu veriler, bir sonraki revizyon için üretim varyasyonlarını ve kılavuz tasarım değişikliklerini tanımlamaya yardımcı olur.Süresel dürtü kontrolü sağlamak için PCB kumaşatörü ile göz ölçümlerini paylaşın.

Future Yol ve Teknoloji Trendleri

Seri veri oranları, PAM6 ve PAM8 dahil olmak üzere gelişmiş modasyon formatlarını artırmaya devam ediyor ve 800G Ethernet ve PCI Express Gen6 (64 GT /s) gibi gelişmekte olan standartların artırılması, PAM6 ve PAM8 dahil olmak üzere, transistöratif eşitleme yetenekleri ve sinyal bütünlüğü temelleri ile birlikte kalması gerekiyor.

Güçlü FPGA tabanlı seri bağlantıları dikkatli analiz, disiplinli tasarım uygulamaları ve sistematik doğrulama. Transceiver mimarisini anlamak, mevcut test ve ölçüm araçları kullanarak, sistemlerinizde çok-gigabit seri iletişimini güvenilir bir şekilde uygulayabilirsiniz.