Multi-Channel Data Acquisition Farklı
Çok kanallı DAQ sistemi, kanaldaki tek kanaldan farklı olarak farklıdır: Zaman zaman akışı, sabitlenme ve kaynak içeriği. Analog dönüştürücüler (ADC) tam olarak senkronize edilmelidir - kanaldaki alt kanalda, sabit sistemlerde bulunan her türlü sinyal, otomatik olarak sabitlenmiş ve sabit olmayan bir şekilde otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak yapılır.
Çiğ throughput, multi-channel tasarımları eşsiz bir meydan okuma sunuyor: tüm kanallarda belirsiz gecikmeyi korumak, PCB izlerinin, saat dağıtımını veya iç FPGA routing'in tek bir alana izole edilememesi anlamına gelir; bu da dijital mantık, yönetim düzeni ve bağlantı kurmalı yapılandırma için hesaba katılmalıdır.
Paralellik ve boru hattı Derinliği için mimarlık
FPGA'ların en temel avantajı, tek bir işleme ile zaman-çok karmaşık kanalların hızla tükendiğinin bir faydasıdır.Bir DAQ bağlamda, paralellik, diğer tüm diğerleriyle aynı anda çalışan, kanal-bilinçli, örnek-bilinçli bir yaklaşımdır.
Kanal-Level Replication ve Interleaving
Modern yüksek seviyeli sentez (HLS) ve RTL iş akışları, döngülerin veya dizinli modül örneklerini kullanmaya teşvik eder, böylece tek bir işleme zincirinin tüm kanallarda anında tekrarlanabilir. Bu sadece 10 / Agilex'i ölçeklendirmez, çünkü her örnek küçük ve yerel kalır. Örnek olarak, örneğin, 500 MHz çift veri hattında çalışan 16-bit ADC'nin otomatik olarak işlenmesine izin verir.
Interleaving stratejisi, ADC'de kaçınılmaz varyasyonları da ele almalıdır ve dengelemek zorunda. Channel-to-channel yanlış eşleştirme bu süreci basitleştirebilir sistem düzeyinde sinyal-to-noise oranı (SNR) böylece, her çoğaltma zinciri daha yavaş bir SPI veya JTAG arayüzü ile birlikte, ana yol aktif kalırken, ideal olarak test edilen bir şekilde kesintiye uğratmalıdır.
Derin Pipelining for critical Paths
Çok aşamalı FIR filtreler, FFTs ve dijital alt-konverterler (DDCs) geniş veri yolları üzerinde zamanlama şişeleri oluşturabilir, uygun bir şekilde boru hattını hedefletir.The rule ofpartic operation and to use the FPGA's built-in pipeline records (e.g., within DSP48E2 bloklar).
Derin boru hatları için, geçki bütçeyi düşünün. Bazı uygulamalarda - gerçek zamanlı kontrol döngüsü veya fazlı-array kirişi - her döngü önemli ölçüde.Daha sonra otomatik yeniden kayıt işlemlerinin üzerinden geçiş yapmak için yeniden algılayın, ancak her zaman veri bağımlılığının korunmasız bir tekniktir.
Data Path Design: Transceivers, Routing, and Interfaces
Bir DAQ FPGA'nın ham genişliği, JESD204B/C ADCs, dijital-to-analog dönüştürücüleri ve Xilinx UltraScale veya L-/H-tile transceivers in Intel Çevikx) bağlantılarının hız ve verimliliği ile tanımlanır.
JESD204B ve JESD204C Sınıf 1 Timing
Birçok yüksek hızlı ADC ve DACs şimdi JESD204 standartını kullanıyor, bu da çok sayıda dönüştürücü şeritleri serileştirerek birkaç yüksek hızlı diferansiyel çiftlere uyduruyor. Subclass 1, SYSREF sinyalleri aracılığıyla desteklenmektedir, ancak transceiversite fazı, diski (PLL) ve çok fazla sabitlemeli IP çekirdeği kullanarak sabitlemeli bir şekilde ayarlandığından sabit diski kullanarak sabit ayarlayın.
JESD204C için tasarlandığında, standart 64B /66B'nin daha yüksek hat oranları için (32 Gbps'ye kadar) daha yüksek hat oranları için kodlayıcı ve karıştırma planına dikkat edin.Seks süreci aynı zamanda, kabul edilebilir bir jitter ile birçok tasarıma dikkat çekmek için (veya 64B/66B) gerekir.
Geniş Paralel Bus ve LVDS
Orta hızlı ADCs (200 Bayanps’a kadar), paralel LVDS otobüsleri ortak kalır. FPGA I/O banka kaynakları - tasarım döngüsünde erken planlanan çiftlerin sayısı, pblocks veya Logic Lock regions, routing – bakım ile tahsis edilmeleri ve garantiler, her kanal yerleştirmenin genellikle tek bir bölgesel saat içinde AMD Planının yakınında tutulması için gereken bir sabit tutma kapasitesinin düşmesine ihtiyaç duyar.
Kaynak-enkron LVDS arabirimleri yakalama saati için dikkatli bir dikkat gerektirir. ADC, kanaldaki verinin merkezine doğrulanmış bir şekilde sıralanmış bir saat sunar.Eğer bireysel ADCs kendi veri saatlerini içeriyorsa, her kanalda bağımsız olarak masaya ihtiyacınız olacaktır. -çok kanallı sistemler için, her zaman 2.5 inçlik bir standartta (DPA)
Memory Hierarchy ve Buffer Management
Multi-channel DAQ sistemleri depolama veya analizden önce sürekli veri akışlarını ortaya koyar. Dış Prat4/DDR5 SDRAM veya yüksek bant genişliği bellek (HBM) ( Xilinx Versal veya Intel Çevik-M cihazlarında kullanılabilir) ancak onun aktarım süresi ile sınırlıdır.
Çift-Clock FIFOs ve Asynchronous Crossing
Veriler genellikle ADC saat domaini gelir ve sistem saati veya bellek kontrol saatlerine güvenle geçiş yapmalıdır. Asynchronous FIFOs blok RAM veya dağıtılmış RAM ile inşa edilmiş bir diskolar burada iş akışları sağlar ve AXI4-bilgeli akışlara göre en yüksek hıza geçiş yapılır.
ultra yüksek kod senaryoları için UltraRAM ( Xilinx UltraScale+) kullanarak göz önünde bulundurulur: bağımsız okuma ve saat yazmadan derin FIFO'lar oluşturmak için bir cascade. UltraRAM, minimum routing ile zincirlenebilir ve iki Flip-flop kullanarak.
Verimli DMA ve Scatter-Gather
PCIe'nin hafızasını barındırmak için FPGA'dan gelen verileri transfer etmek yüksek performanslı doğrudan bellek erişimi (DMA) motorunu gerektirir. Sürekli multi-gigabay akışları için, farklı modlar ile Xilinx'in QDMA veya Intel'in DPDK-kontrasepsiyonları için gerekli olan ihtiyaçları ortadan kaldırır. DMA uzun süreli PCIe işlemleri (HUMHIZLIĞI'ye kadar 90'ya kadar) ve yüksek çözünürlükte küçük paketler için mükemmel bir şekilde optimize etmek gerekir.
Verilerin bir Ethernet portuna da yol açıldığı tasarımlarda (örneğin, 10GbE veya 25GbE), ADC arayüzünden doğrudan erişim sağlamak için aynı DMA motoru kullanarak akış arayüzü kullanarak. Birçok modern FPGAs, akış kontrollerini azaltmak için sertleştirilmiş Ethernet MAC'leri ve PCIe kontrolörleri entegre eder, yüksek hesap sistemleri azaltır.
Saat Dağıtımı ve senkronizasyon
Saat bütünlüğü, çok kanallık bir DAQ sisteminin yaşam damarıdır. Her ADC örneği, tüm ADC saatlerini ve FPGA'nın sistem saatinin aynı master oscillatordan elde edildiğini ima eder veya determinist olarak hizalanır.
Saat Ağacı Tasarımı ve Skew Minimization
FPGA'da, yüksek seviyeli ağ (BUFG) için global saat ağlarını kullanın ve I/O bankaları arasında gecikme farklarını göz önünde bulundurun (XFI/BUFMR on Xilinx, or region hour buffers on Intel) yerelleştirilmiş ADC mantığı için. Ortak bir hata, çok uzun bir çıkış ve SYSDC arayüzünü her zaman otomatik olarak kullanarak otomatik olarak kullanabilirsiniz.
Tüm kanallarda sub-100 ps skew gerektiren sistemler için, her bir kurulun ortak 10 MHz referans artı bir tane daha yüksek çözünürlükte (1PPS) sinyalini içeren bir multi-FPGA senkronizasyon programına uygulamayı düşünün.The FPGA's internal saat yönetimi parçaları (CMTs) tüm saat boyunca otomatik olarak kapatılabilir. White Rabbit (IEEE 1588-2008), birçok saat boyunca daha sıkı bir senkronizasyon sağlar.
Multi-Board senkronizasyon
DAQ kanalları birden fazla FPGA veya kurullar yayıldığı zaman, düşük bir kardiyop referans saati artı bir tetikleyici sinyali tipikdir. White Rabbit (IEEE 1588-2008 over fiber) alt-nanosaniye senkronizasyonu kilometreler boyunca genişletir, daha basit yaklaşımlar paylaşılan 10 MHz referans ve bir SYNC pulsiyonunu kullanırken, özel ASIC transferleri olmadan integralleme için uygun hale getirir.
Birden fazla tahta için tek bir master saat kaynağı kullanırken, tüm kanallarda bilinen bir test pulu takarak ve kanalda kanal başına gecikme ayarlayabiliyor.Her zaman tahtalar arasında yüksek bant genişliği oscilloskop kullanıyor. Bazı sistemler her zaman aynı anda bir test pulu ekler ve kanalda kanal başına gecikme ayarlayabiliyor.
Kaynak Utilization and Floorplanning
Çok kanallı DAQ tasarımının heer ölçeği, seçilmiş bir cihazın mantığını veya hafıza kaynaklarını hızla çıkarabilirsiniz. Tam olarak dilimleri sayın, bu kaynakların tasarımın zamanlama ile olup olmadığını belirler.
DSP Slice Utilization
Çoğu DAQ işleme zinciri, çok fazla çoğalma ve bilgi birikimi için DSP karolarına çok güveniyor.Suç başına megahertz'ı en üst düzeye çıkarmak için, uygun niteliklere sahip kodlar halinde otomatik olarak, ancak DSP katlarını doğrudan doğrulayıcı olarak kontrol etmek için DSP'nin filtrelenmesi gerekli olabilir. 7 Serisi ve UltraScale ilgili sütunları aklınızda bulundurun;
FFTs gibi karmaşık işlemler için, halihazırda hedef mimarisi için optimize edilmiş olan özel FFT IP çekirdeği kullanmayı düşünün.Bu temeller genellikle DSP'yi paralellik ve borular aracılığıyla kullanarak kullanın. IP kara kutuya kadar yüklemeye devam ederse bile, LUT'un yerine zemin planlayıcı yönergelerini kısıtlayabilirsiniz.
Adres:
Yüksek performanslı kontrol sinyalleri (resets, enable Signal, trigger line) birden fazla satın alma noktasına sahip olmak, diğer manuel kullanım hedefleri ile yüksek fanatik ağla yüksek performanslı ağlarını kullanarak kullanın: nadiren blok kullanımının% 75'ini ve sınırlı küresel tampon kullanımını engeller; ileri görüşlü bir yeniden yapılandırma, tek bir FPGA'yı birçok satın alma noktasına sahip olmak, diğer kaynakları ücretsiz olarak kullanmak için daha az zaman ayırmanızı sağlar.
Use tool-specific commands to analyze congestion: in Vivado, run report_route_status; in Quartus, use the Chip Planner to view routing utilization. If a particular region shows high congestion, consider moving some logic to a different area using pblocks or manual placement constraints. For large multi-channel designs, it is often beneficial to separate the I/O logic and processing logic physically on the die to reduce cross-chip routing. The device’s clock region boundaries serve as convenient partition boundaries.
Sacrificing Performansı olmadan Güç Optimizasyonu
Bıçakserver DAQ kartları veya batarya-işlet-çaklı uzaktan loggerlar, güç tüketimi, astajlı güç-hungry, ancak birkaç teknik, atıkları tedavi edebilir.
Saat Gating ve Dinamik Güç Azaltımı
FPGA'lar iyi bir şekilde desteklemiyor olsa da, satın alma motoru sürekli olarak çalışır, ancak işlem sonrası ölçüm hatları, ev sahibi arabirimler veya ekran kontrolörleri genellikle kayıt yaptırmaya ve tasarımın tüm modülleri ile kontrol altına alma yeteneğine sahiptir. Xilinx'in UG953 ve Intel'in güçlendirici kılavuzları sürekli olarak çalışır, ancak adım adım adım adım atabilir.
Cihazın güç yönetimi özelliklerini kullanmayı düşünün: Xilinx UltraScale+, PS (işlem sistemi) seçici olarak kapılanabilir, ancak Xilinx Power Estimator (XPE) veya Intel Power gibi aletleri kullanarak erken tasarım aşamalarındaki tüm kanal zincirlerini kullanabilirsiniz.Bu, farklı saat frekansları ile denemenize ve kullanım için farklı bir şekilde kullanmanıza olanak sağlar.
Ger ve Hafıza Optimizasyonu
Hız notunun izin verdiği en düşük tedarik gerilimi seçin. Bazı durumlarda, bir -2'den -1 hız puanına adım atarak ve temel gerilimi azaltabilir ve% 30'dan fazla zaman zaman zaman zaman zaman zaman zaman zaman zaman zaman zaman zaman zaman zaman zaman zaman zaman zaman zamanlayıcı enerji verimliliği ile ilgili en küçük geniş kapsamlı hesaplamalar kullanın; 72-bit Gr4 arayüzü 32-bit bir taneden önemli ölçüde daha fazla güç tüketiyor, özellikle de HBM'yi kullanarak, intrinsic enerji verimliliği mükemmel, ancak bant genişliği hızlama süresi iyi hale gelir; HBM'yi mümkün kılarsa, ancak yenileme gücü artar.
Bir diğer sık sık sık bakıldığında güç tasarrufu, JESD204B gibi arayüz standartlarının kullanımıdır, ancak LVDS genellikle dış direnç yerine 100-ohm'un altında kullanılabilir olan, sinyal bütünlüğünü artırabilir ve bileşeni azaltır. Power Supply supplyerleri için de önemlidir - yüksek verimsiz DC-DC dönüştürücüler genellikle yüksek verimsiz DC-DC dönüştürücüler için kullanılabilir, bu da performans ve koruma grupları yerine kullanılabilir bir performansa en aza indirmek için kullanılabilir.
modüler ve IP tabanlı Tasarım Yaklaşımları
Kompleks DAQ sistemleri nadiren çizilir. modüler bir tasarım metodolojisi – sistemi yeniden kullanılabilir, standart arayüzlerle iyi tanımlanmış bloklar (IAX4-Stream, Avalon, veya Wish Bone) – yüksek enerji geliştirme ve topluluk doğrulaması için her ADC ön uçları, filtre zinciri, DDS ve DMA motoru bağımsız olarak geliştirilebilir ve doğrulanabilir, sonra FMC tabanlı DAQ referans tasarımları gibi bir akış ağı ile bağlanabilir.
Yüksek Lisans Synthesis (HLS)
Gerçek zamanlı zirve algılama, pul form analizi veya makine öğrenimi teşviki gibi algoritma blokları için, HLS, Vitis HLS veya Intel HLS gibi modern araçlar C/C++'ı optimize etmek için RTL'yi otomatik olarak borulama döngüsü ve sinyal işleme için haritalama işlemi her zaman geçerlidir.
En iyi sonuçlar için, HLS tasarım döngüsünde prototip algoritmalarına erken kabul, ancak RTL'de en fazla zaman kapanmak zorlaşırsa, HLS araçları önemli ölçüde gelişmiştir, ancak yine de karmaşık veri bağımlıları ile routing-i yoğun yapılar üretebilirler. profiller kullanarak en fazla kaynakları veya zamanlamayı tüketen IP blokları tespit etmeye hazır olun ve RTL'dekileri seçici olarak yeniden yazabilirsiniz.
Chip Network on Chip
Büyük multi-channel tasarımları, onlarca kaynaktan gelen verileri birden fazla işleme veya depolama destinasyonları kablolama kabusu haline getirebilir.Bulut-tolay-point bağlantıları yerine, AXI4-Stream anahtarları veya zaman-visiondi multiplexing (TDM) otobüsleri kullanarak hafif bir akışla bağlantı kurabilirler.In Xilinx AXI4-Stream Inter IP ve Intel'in Avalon-ST Multixer, önemli bir dizi yönlendirme olmadan orta kanallarını yönetebilir.For ultra yüksek frekanslı sistemler için, bir paket tabanlı ağ (NoC) her bir kanalda ücretsiz olarak kullanılabilir.
Kapsamlı Doğrulama ve In-Sistem Debug
Simülasyon tek başına tüm gerçek dünya etkilerini yakalayamaz: güçle gürültü, jitter, haçlı ve ısı tüm ince şekillerde hareket eder. Güçlü bir doğrulama stratejisi RTL simülasyonunu birleştirir, zamanlama-akcurate kapı-düzeltme testini birleştirir.
Gerçekist Test Vectors ile Simülasyon
Saat jitter, metastability ve geçersiz kontrol kelimeleri taklit eden ADC modelleri oluşturun. JESD204B için ticari olarak mevcut doğrulama IP (VIP) satıcılardan gelen ekranlara veya açık kaynak kocotb kütüphaneleri paralel olarak tüm kanallarda doğrulayabilir.
Çok-FPGA senkronizasyon testi için, paylaşılan saat ve senkronizasyon sinyallerinin ilk ayarını test etmek için tüm sistemi simüle eder. Sistem Verilog arayüzlerini fiziksel katman ve hıza kadar simülasyonu soyutlayın. Ayrıca, FPGA'nın devlet makinesi, veri yakalamadan önce ADC'nin başlangıç sinyalleri için zaman çizelgesini beklemeye hazır sinyalleri için zaman çizelgesi ve dış saat boyunca gecikmeleri içerir.
Sistem Debug ve Performans İzleme
FIFO seviyelerini takip eden küçük bir yazılım erişilebilir performans izleme çekirdeği, DMA işlem oranları, bağlantı hatası sayacı ve sıcaklık sensörleri. Bu, PCIe BAR kayıtları veya basit AXI4-Lite arayüzleri aracılığıyla basit bir AXI4-Lite arayüzü. Xilinx'in bütünleşik Mantıklı ikilisi (ILA) veya Intel Signal Tap gibi araçlar, her gerçek şeritli zamanlama hataları yakalamak için paha biçilmezdir.
BIST sonucu, bilgisayar destekli sistemler için kayıt altında depolanabilir (BIST) modunda, uzaktan debug yetenekleri gereklidir: bir JTAG-over-Ethernet arayüzü (e.g., Xilinx Virtual Cable) veya yumuşak bir işlemci (Milyx Virtual Cable) kullanarak, onları her zaman zaman zaman zaman zamanlayıcı veya gerilimler ile ilişkilendirir.
Gerçek Dünya Örneği: 128-Channel Aşamad-Array Alıcı
Her bir kanalda 250 MSPS'de 14-bit çözünürlükte olduğu 128 kanal dijital kirişleme sistemi düşünün. Total throughput is 448 Gbps. by deploying sekiz 16-channel JESD204B data dönüştürücüs, her bir süper mantık bölgesine bağlı olarak, her bir Xilinx Kintex UltraScale, bir faz-uçaktörleri ve DSP dilimleri tamamen ücretsiz olarak kullanan bir güçlendiricisi serisini kullanarak, her süper güçlendiricileri tamamen kontrol altına almak için kullanılan bir GTH dört kanaldan kaçınır.
Geçerlilik sırasında, ekip ADC verilerini başka bir şeye simüle etmek için özel bir model jeneratörü kullandı, kirişli geçiş sinyallerinin ön testlerine izin verdi. Ayrıca kanal başına ILA çekirdeği ekledi (~100 milyon ardışık örnek), son sistem radar göstericisi tarafından dağıtılan ve 2,5 derece bir angular kararıyla elde edildi.
Ahead: AI-Accelerated DAQ ve Edge Processing
Çok kanallı DAQ'nun sınırı, kenardaki istihbarat hakkında giderek daha fazla. FPGA'lar gömülü AI işlemcileri ile (Xilinx Versal AI Engine, Intel AI Tensorches) programlanabilir mantık, değişken bir algoritma, asimetrik algılama ve veri azaltımı, sadece salim olaylarının ev sahibine doğru ilerlemesine izin veriyor.Bu parçaları DAQ boru hattına entegre etmek dikkatli bir şekilde bölme gerektirir: deterministik geçki hassas bir satın alma işlemi, AI motor dizisinde kalırken, aynı ilkelerin optimizasyonu, iki yönlü hız kontrolün sabit olması.
AI motorları daha güçlü hale gelirken, akıllı sensörlerin kendi kendini genişletip yeniden yapılandırılmasına olanak sağlayan çok kanallı DAQ sistemleri görmeyi ve bu makalede tartışılan eşler olarak algılanan parametreleri gerçek zamanlı olarak tetikleyebilmelerini bekler.Bu makalede tartışılan hızlar kanal ve analiz arasındaki döngüyü kapatır ve akıllı sensörlerin kendi kendini yeniden yapılandırılmasına olanak sağlar. FPGAs, bu konuda tartışılan heterojen mimarileri uygulamak için eşsiz bir şekilde konumlandırılır ve bu makalede tartışılan optimizasyon teknikleri kanal olarak kalacaktır.
Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç
Çok kanallık veri satın alma için bir FPGA tasarımı, paralellik, saat, hafıza mimarisi, I/O düzeni ve güç. Tek bir gümüş mermi var; bunun yerine, derin borulama, dikkatli kaynak zemin planlayıcısı, sağlam saat-bölge geçişi, ve taş-solid determinizm ile yüzlerce kanallarını yöneten bir sistem doğrulama.