Optik Alıcı Modülleri'nde Güç Tüketimini Yeniden Üretmek için Stratejiler

Optik alıcı modülleri modern fiber optik iletişim sistemlerinde temel bina bloklarıdır, gelen ışık sinyalleri elektrik veri akışlarına dönüştürmek, ağ hızları artırmak ve veri merkezlerinden metropole ve uzun mesafeli ağlara kadar dağıtım ölçekleri, bu alıcıların tüketilen güç kaynakları, genel sistem verimliliği ve operasyonel maliyetle kritik bir faktör haline gelir.

Optik Alıcı Modülleri'nde Güç Tüketimini Anlamak

Tipik bir optik alıcı modülü, bir fotodetektör (kök fotodiode veya avalanche fotodiode), modern koherent veya doğrudan alıcılara kanal başına gelen bir transimpedans yükselteç (TIA), her aşama, tüm güç bütçesine katkıda bulunur.

Fotodetector'un kendisi minimum güç tüketiyor ancak avalanche fotodiodes (APD) için gerekli olan önyargı gerilimi, yüksek hızlı bağlantılarda (örneğin, 800G ve 1.6T Ethernet) önemli bir güç ekleyebilir.

Güç tüketimini güçlü etkileyen faktörler şunlardır:

  • [FONT:0)Data rate[[DÜT:1): Daha yüksek baud oranları daha geniş bant devreleri gerektirir, bu genellikle transkondüktör ve parasitic şarj nedeniyle daha fazla güç tüketmektedir.
  • [FONT=0)Sensitivite gereksinimleri[Dönetici: Daha düşük alıcı duyarlılığı genellikle daha yüksek kazanç ve daha düşük gürültü talep edebilir, bu da önyargı akımlarını artırabilir.
  • [FONT=0)Channel sayı[[Dönetici: 4 ): multi-lane alıcıları (örneğin, 8×100G) per-kanı gücü lineer olarak çoğalır.
  • [FONT=0]Temperature aralığı[[[Dönem: Yüksek sıcaklık aralıkları için tasarlanmış modüller (örneğin, -40C- +85°C) güç-hungry sıcaklık tazminatı içerebilir.
  • [FONT=0) İleri modulation[[[Dönetici: DP-16QAM veya daha yüksek sipariş kullanan alıcılar daha karmaşık DSP ve daha yüksek yerel osilatör gücü gerektirir.

Bu ticaret-offları anlamak, etkili güç-redüksiyon tekniklerini seçmek ve uygulamak için ilk adımdır.

Optik Alıcıda Anahtar Güç Domainleri

Bu nedenle, mühendisler, hakim güç tüketicilerini tanımlamalıdır. TIA ön uçları genellikle analog ön uçlu güçlerin% 30-50'sini tüketmelidir. CDR ve eşitleştirme blokları, mimariye bağlı olarak %20-30'luk dönüştürücüler için hesap verebilir. Bias devreleri, geri kalanları izlemek ve kontrol etmek için. Coherent alıcılar için ayrıca I/Q karıştırıcılar, yerel oscillator (LO) giriş yükselticileri ve analog dönüştürücüler için, analog-enerjiye bağlı olarak.

Strateji 1: Low-Power Bitirme Seçimi ve Gelişmiş Süreç Teknolojileri

Güç tüketiminin azaltılmasının en doğrudan yolu, düşük tedarik gerilimleri için tasarlanmış bileşenleri kullanmak ve parasitik kapasitanslar için CDR çipleri gelişmiş yarı iletken süreçlerde (örneğin, SiGe BiCMOS, 28nm CMOS, 7nm FinFET) kullanılarak, daha düşük bir güç dağılımı ile geliştirilmiş hızları seçmek ve parasitik kapasiteleri azaltmak için kullanılabilir.APD üzerinde bir fotoğraf makinesi seçmek, aynı şekilde hassaslık olabilir.

Kompucu satıcılar genellikle birden fazla güç modları veya programlanabilir ayarlar sağlar. Örneğin, birçok TIAs, elde edilen artışlara, bantlamalara ve çıkışlara dış dirençlere veya I)2C kayıtlarını kabul edebilir, tüm özellikleriyle kıyasla% 10-20 güç tasarrufunu elde edebilir.Bu “doğru-sing” yaklaşımı özellikle de bağlantı mesafelerdeki baskıları geçmek için yeterlidir.

Gelişmiş üretim düğümleri aynı zamanda birden fazla fonksiyonun entegrasyonunu sağlar (TIA, limit amp, CDR) tek bir çipe, güç-hungry inter-çip arayüzlerini ortadan kaldırır ve parasitik yük kapasitesi azaltılır.Böyle entegrasyon 400G ve 800G transceivers, çok-çik modüller (MCMs) veya silikon fotonikler ortaktır.

Örnek: Low-Voltage PIN/TIA Kombinasyonları

Endüstri trendleri 1.0 V'ye ve hatta 0.8 V tedarik rayları yüksek kapasiteli bir PIN fotoğrafı ile etkinleştirildi (örneğin 150 fF), toplam alıcı ön-end gücü ~150 mW'den ~60 mW'ye kadar, yüksek ücretli bir logo ile birlikte, yüksek ücretli bir PIN fotoğrafı ile birlikte, yüksek çözünürlükte 32.000'den az.

Strateji 2: Dinamik Güç Yönetimi ve Adaptif Biasing

Tüm optik bağlantılar sürekli olarak trafik taşımaz. Veri merkezi ağlarda, çizgi kullanım yaygın olarak değişebilir ve birçok bağlantı önemli dönemlerde boş veya hafif olarak yüklenir. Dinamik güç yönetimi bu boş dönemleri belirli alıcılara devre dışı bırakmak veya çevirmekle kullanır: Common teknikler şunlardır:

  • Sleep modları: Alıcı, optik sinyalin mevcut olmadığı düşük güç durumuna yerleştirilebilir. Wake-up devreleri belirli bir kilit süre içinde güç seviyeleri ve yeniden kullanılabilir tam bir operasyon (örneğin, < 1 μs).
  • [FONT:0] TIA'nın (Dönetici) algılanması ve TIA'nın mevcut olan önyargı, sinyalin girişinin güçlü olduğu zaman (örneğin, kısa mesafe veya düşük çözünürlük) ölçeklenebilir.
  • [FONT=0]Dynamic saat gating[[Dynamic saat 1 ): CDR ve DSP blokları, aktif şeritler veya kullanılmamış işleme elemanları için saatlerini devre dışı bırakmak için saat gating kullanabilir.In multi-lane alıcılar, şeritler geçerli verileri almayabilir.
  • [FONT:0)Intelligent önyargı nesli[Dönetici: APDS için Bias gerilimleri düşük güç mikro kontrolleri kullanarak sıcaklık ve yaşlara göre ayarlanabilir, en kötü sol kanatlardan kaçınır.

[FONT:0]Recent, optik bağlantı alanında çalışır [DFLT:1], toplam alıcı gücünü, paket kaybı veya geçncy olmadan% 40'a kadar azaltan dinamik güç yönetim hatları göstermiştir.

Adaptif Biasing için Uygulamayı Değerlendirme

Adaptasyon önyargısı, karmaşıklığı ortaya çıkarabilir ve geri bildirim döngüsü gerektirir. Güç tasarrufu, güç monitörü ve kontrol mantığının üst kısmındaki modern TIAs in fine-line CMOS, monitör ve dijital kontrol çok düşük bir yüksek sesle entegre edilebilir (< 1 mW per-in otomatik kontrol yeteneklerini korumak ve bu geçicilerin izin verme yeteneğinin düşük maliyetli bir şekilde tasarlanmasına neden olacaktır.

Strateji 3: Signal Processing Optimizasyonu

Alıcıda sinyal işleme blokları –özellikle eşitleştirme, dağıtım tazminatı, CDR faz dedektörleri ve FEC dekoding – yüksek hızlı transceivers'te önemli bir miktar gücü azaltın.Resure the computational load while maintain bit-rate (BER) performans asal hedeftir.

Basitleştirilmiş Eşitleştirme Mimarileri

Kısa erişim bağlantıları için (< 10 km), gelişmiş eşitleştirme gereksiz olabilir. Sadece beslemeli bir eşitleme (FFE) ve 5-7 musluk eşitleyicisi (DFE) ile DSP gücü arasında bağlantı kurmak için genellikle yeterlidir.

Saat ve Veri Kurtarma Güç Tasarrufları

CDR devreleri, faz kilitlenen döngülere dayanan (PLLs) 10–30 mW'yi 112 Gbaud. Yenier mimarileri, TIA çıktısı (so- name baud-rate CDR) ile entegre edilmiş faz dedektörlerini kullanarak, ayrı frekans bölmelerini ve şarj-pump bloklarını ortadan kaldırır, 7nm CMOS'de uygulanan tüm sayısal CDR'lere kadar azaltır.

Coherent Alıcılar için Low-Resolution ADCs for Coherent Alıcılar

Coherent alıcılar geleneksel olarak 6-8 bit ADC'leri son derece yüksek örnekleme oranlarında (örneğin, 128 GSa /s), belirli bir ücretlendirme biçimini ve bağlantı mesafelerini kullanarak, 4bit ADCs'leri doğrusal olmayan bir ölçümle azaltabilecek, ADC gücünü neredeyse yarısına kadar azaltabilecektir.

Strateji 4: Geliştirilmiş Devre Tasarımı ve Layout Optimizasyonu

Gelişmiş bileşenler ve dinamik yönetim ile bile, alıcı modülünün fiziksel tasarımı parasitik kayıplar yoluyla güç dağılımını etkiler, uygun eşleştirme ve termal etkiler. Dikkatli devre ve düzen tasarımı bu kayıpları azaltabilir.

Parasitik Capacitance ve Direniş

Fotodiode ve TIA girişi arasındaki bağlantı kritiktir. Bond tel indüktör ve ped kapasitance, güç kaybına ve bant genişliğine neden olabilir. Flip-çip montaj veya silikon fotonikleri, TIA ve CDR arasındaki düşük hacimli iletim hatları kullanarak, yüksek çözünürlükte ve jitterlere ihtiyaç duyar.

Termal Yönetim ve Güç Yoğunluğu

Alıcı tarafından üretilen ısı, performans bozulmasını ve güvenilirliğini önlemek için etkili bir şekilde ayrıştırılmalıdır. Yüksek sıcaklıklar CMOS devrelerinde sızıntı akımlarına neden olur, statik güç. Proper termal tasarım - ısı batağı, ısı geçişi - 800G'de şarj edilebilir maksimum güç - bu limitin altında kalmak için modüle izin verir (örneğin, 10'a kadar)

Tedarik Gerilim Optimizasyonu ve On-Chip Yönetmeliği

Birçok alıcı çipleri birden fazla tedarik gerilimi gerektirir (1.0 V, 1.8 V, 3.3 V). Tümleşik düşük kapak (LDO) düzenleyicileri kullanarak, temel gerilimi daha yüksek bir girişten elde eden bazı tasarımları tamamen otomatik olarak, LDO verimliliğini =% 80) LDO verimliliğini artırmak için LDO'ları anahtarlama (buck dönüştürücüleri) Güç dağıtım ağını basitleştirmek ve kayıpları azaltmak için% 50-100 mW tasarruf etmek gerekir.

Strateji 5: Sistem-Level Entegrasyonu ve Mimari Seçenekleri

Alıcının kendisi dışında, genel sistem mimarisi güç tüketimine sahiptir. Co-packaged optik (CPO) ve yakın paketli optik alıcılar (NPO) bu arayüzleri tamamen ASIC'ye yakın bir şekilde entegre eder, 800Gce transistörde elektrik sinyali iletimi için gerekli olan gücü büyük ölçüde azaltır.

Ayrıca, düşük zirveye sahip bir modulation formatını seçmek (PAPR) alıcı zincirinde gerekli lineerliği azaltır, daha düşük önyargı akımlarında operasyona izin vermek zorundadır. Örneğin, PAM4'i kısa erişim bağlantıları için basitleştirir ve DSP, neredeyse yarısını yarıda kesme gücü azaltır.

Çok-Channel Power Paylaşımı

Çok kanallık alıcılarda, birçok işlev şeritler boyunca paylaşılabilir: önyargılı nesil, sıcaklık sensörü, kontrol mikrokontrollü ve hatta CDR referans saatlerinin bir parçası bu kaynakları paylaşmak kanal içi güç yüküne göre azaltılabilir.Normal tasarruflar% 10-20 üzerinde bağımsız tasarımlar bir şekilde kullanılabilir. Bazı alıcılar birden fazla fotoğraf makinesi zaman alan çoklu bilgisayarları kullanarak tek bir TIA'ya sahiptir, ancak bu durum zaman kanallama kısıtlamaları nedeniyle pratik olarak nadirdir.

Daha yüksek veri oranlarına (1.6T, 3.2T port başına) giden sürücü, güç verimsiz alıcılara olan ihtiyacı belirtir. Birkaç gelişmekte olan teknoloji daha fazla azaltım vaat eder:

  • [FONT:0]Fotoğraflar entegrasyonu[[[Döneticiler: Monolithic integration of photodiodes, modtors, and CMOS elektronik on a single silikon fotoniks or indium phosphide platform ortadan kaldırır ve parasitic kayıplar azaltır. Araştırmacılar, gelişmiş PICs kullanan 100 Gbaud kanalının altında toplam güçle eşanmış alıcıları gösterdiler.
  • [[Dönetici:0)Matematik güç yönetimi için öğrenme [Dönetici: Algoritmalar trafik modellerini tahmin eden ve alıcı önyargıları eşitleyici musluklar ve gerçek zamanlı kurtarma, bağlantı marjı olmadan optimal güç tüketimine ulaşabilir. Erken prototipler, sezgisel bir önyargıya dayalı olarak% 15-20 daha fazla tasarruf gösterir.
  • [FONT=0]Quantum fotodiodes[[Dönetici: Kuantum Dot bazlı dedektörleri daha düşük önyargı gerilimlerinde daha yüksek sorumluluğa söz veriyor, TIA için gerekli olan gücü azaltın (fotobias operasyonuyla birlikte) gelecekteki alıcılar önyargı nesil bloklarını tamamen ortadan kaldırabiliyor.
  • [FONT:0]Nonlinearity-tolerant modulation: Sınırlı şekil veya olasılıksal takımyıldız şeklinde, alıcının daha düşük sinyal-to-noise oranına daha basit eşitleştirmede çalışabilmesine izin vermek, hem analog hem de dijital güç için araştırma aşamasındadır.

Optik İnternet Çalışma Forumu (OIF) ve IEEE 802.3 gibi standartlar, 800G port başına 5 W olarak güç bütçeleri dahil olmak üzere bir sonraki nesil düşük güç modülleri için aktif olarak gelişmektedir. Bu hedefler, bileşen satıcılar ve sistem bütünlemeleri arasında inovasyonu sağlar.

Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç

Optik alıcı modüllerdeki güç tüketimini azaltmak, dinamik güç yönetimi ve uyaraklama devreleri için ölçeklendirmek, fiziksel tasarım ve ısı yönetimi için önemlidir ve modül tasarımcıları için kapsamlı bir araç kutusu oluşturmak.Bu makalede belirtilen stratejilerin tümü - düşük güç bileşenlerinin uygulanması, dinamik güç yönetimi ve uyarlanması, sinyal işleme devreleri uygulamak, fiziksel tasarım ve termal yönetimi geliştirmek ve şarj etmek için gerekli olan 5 teknikle daha düşük maliyetli bir şekilde bir araya gelir.