Özel FPGA IP Cores anlamak

Alan programlanabilir kapı dizileri, temel karşı ve UART arabirimleri ile karmaşık bir dijital devrelere, donanım seviyesinde paralellik ile çalışan özel bir blok haline getirebilmeleri için yeniden yapılandırılabilir.Bu programlanabilir kumaşta, entelektüel mülkiyet çekirdeği doğrulanmış işlevsel bloklar olarak hizmet eder - temel karşı ve UART arabirimleri karmaşık işlemciler ve şifreleme motorlarına doğru ayarlar. Özel bir FPGA IP çekirdeği, uygun ticari bileşeninin var olduğu bir uygulama için özel bir bloktur.

Bu temeller, VHDL veya Datalog gibi donanım tanımlama dillerini veya C/C++ kodundan yüksek seviyeli sentezleri kullanarak, genellikle üçüncü taraf IP bloklarının yanı sıra, bir fabrikanın bağlantı ihtiyaçlarını karşılamaktadır.

Endüstriyel Sistemler Neden Özel Donanım Mantıklı Mantıklı

Endüstriyel uygulamalar tüketici elektroniklerinden temel şekillerde farklıdır. Sıcaklık aralıkları - 40 °C'den +85°C'ye veya ötesinde. Titreşim ve elektromanyetik müdahale yaygındır ve sistem ömürleri genellikle on yıldan fazla bir kontrol ünitesi, örneğin, bu tür bir jitterinist zamanlamasını yerine getirmeli, standart mikro kontrol sistemleriyle bile, kontrol sistemleriyle sınırlı tutabilir.

Özel IP için diğer sürücüler, ticari destek eksikliğinden yoksun, yüksek hızlı sensör füzyon, birden fazla veri akışını gerektiren ve işlevsel güvenlik uygulamaları, kırmızıdan ve denetim edilebilir bir mantık talep ediyor. Özel bir yumuşak çekirdek işlemcisi, minimum talimat seti ile saldırı yüzeyinin azaltılması ve 61508 veya ISO 13849 gibi standartları basitleştirmek için.

Bir Katı İhtiyaç Yaratmak Baseline

Her başarılı IP projesi, kapsamlı bir gereklilik yakalama ile başlar. Endüstriyel takımlar genellikle kullanıcı hikayeleri, zamanlama diyagramları ve resmi özellikler kombinasyonu kullanır. Aşağıdaki boyutlar aşırı netlik ile belgelenmelidir:

  • [FONT:0)Data throughput and Hour domains:[Dönetici başına birçok örnek temel süreci yapar? İhtiyaç duyulan çok sayıda atekkron saat bölgesi mi?A sismik izleme IP, 500 kS / 64 kanal boyunca en büyük 24bit ADC akışları, dikkatli bir elhak mantığıyla bir boru hattı gerektirir.
  • [FONT:0]Latency sınırları:[Dönetici:[Dönetici:0] Bir motor sürücüsü IP, önümüzdeki PWM görev döngüsüni birkaç mikrosaniye içinde hesaplamalı. Sert gerçek zamanlı son tarihler tasarımda erken saatlerde strlining derinlik ve kaynak paylaşımı kararları.
  • [FONT:0] Interfaces ve protokolleri:[Dönler: · 1 ) Ana bağlantı AXI4 otobüs, bir SPI kölesi veya özel bir arka plan? elektrik tabakası -LVDS, RS-485, veya tek taraflı CMOS - ve protokol yığını pahalı tahta revizyonları önler.
  • [FONT:0]Güvenlilik bütünleme seviyeleri: [Dönemli kapanma sistemleri için, IP, izleme ve teşhis pencereleri ile çift kanal yürütmeye ihtiyaç duyabilir.Bu doğrudan kaynak bütçesini ve zemin planlayıcısını ikiye katlar.
  • [FONT=0)Power zarf:[Dönetici:[Dönetici:0) Uzak alan aletlerinde 4-20 mA döngüler veya enerji hasatı ile güçlenmiş, bir IP'nin dinamik güç tüketimi, belirleyici faktör olarak kabul edilebilir. Saat gating ve kısmi yeniden yapılandırma stratejilerinin belirlenmesi, spesifikasyon aşamasında dikkate alınmalıdır.

Mimari Kararlar ve Mikro-Kültür Tasarımı

Gereksinimler kurulduktan sonra, mimarlar sorunu veri-pat ve kontrol-path elementlerine bölmektedir. Bu, IP'nin şeklinin ortaya çıktığı yerdir. Ortak bir yaklaşım, saat sınırlarını tespit eden bir blok diyagramı ile başlamak, bellek hiyerarşileri ve dış arabirimleri. Örneğin, tahmin edici bir bakım için özel bir IP çekirdeği hızlı Fourier dönüşüm motoru, bir dijital filtreleme boru hattı ve bir akış pencere kompatörü, tüm sonlu bir devlet makinesi tarafından koordine edilir.

Birkaç mimari ticaret-offs tartılmalıdır:

  • [FONT:0)Pipelined karşı iteratif: Düşük çözünürlükli bir görüntü sensörü IP tek bir boru hattında paket Bayer desenleri satın alabilir, daha fazla mantıkla ancak bir pikseli saat başına teslim edebilir. Yavaş bir metroloji uygulaması için aynı bir işlev paylaşılan bir birim kullanabilir ve çerçeveler üzerinde sabitlenebilir, tasarruf alanı tasarruf edebilir.
  • [FONT:0)Memory seçimi:[Dönetici:[Dönetici: 0) Blok RAM, dağıtılmış RAM veya dışsal Grü her bir bant genişliği ve geçncy özellikleri taşır. Bir video çerçevesi buffer IP genellikle dışsal bir zemine dayanırken, küçük bir filtre masası öngörülebilir okuma gecikmeleri ile blok RAM'a uygundur.
  • [FONT:0] Parametreizasyon:[Dönetici:[Dönetici:0) Modern HDL tasarımları, genel veya parametrelerden faydalanılabilir bir temel, yapılandırılabilir otobüs genişliği, filtre muslukları ve FFT uzunlukları yeniden motorlu olmadan birden fazla projeye hizmet edebilir.
  • [FONT=0)Clock domain geçişi: Endüstriyel tasarımlar genellikle hızlı veri dönüştürücüleri daha yavaş kontrol işlemcileri ile karıştırır. Güvenilir senkronizasyon hücreleri - saat FIFO'lar, elhake senkronizeler veya Gray-coded noktası -sonuçtan planlanır.

Herhangi bir kod yazmadan önce bir beyaz tahtadaki mikro-arşizm, daha sonra yeniden faktörleme acısını önler. Bu aşamada, mühendisler ayrıca satıcının yay tablolarını veya erken zemin plan deneylerini kullanarak kaynak kullanımını tahmin eder, hedef FPGA'nın yeterli mantık hücreleri, DSP dilimleri ve saat yönlendirme kaynaklarını sağlar.

Clean, Synthesis-Ready HDL

Özel bir IP çekirdeğinin kalitesi doğrudan StarC'nin VHDL yönergelerine benzer şekilde orantılıdır ve kodlama standartları akademik egzersiz değildir; sentetik-yalnızca böcekleri, latch inferrals ve zamanlama anomalilerini engeller. Teams genellikle Starbus rehberlerini veya Datalog-AMS el kitabına benzer şekilde alır:

  • [FONT:0) Bir sonraki devlet mantığı için bir iki işlem yöntemi – bir sonraki devlet için bir tane sabitleme süreci – zamanlaması niyeti açık ve kolay bir şekilde yapılır.
  • [FONT:0]Bir geleneksel olmayan latches: Kombinatörlükte her blok veya süreçleri, bir if-else veya dava bildiriminin her kolunda sinyal atamalarını kapsar.
  • [FONT:0) senkronizasyon senkronizasyonu sıfırlar:) Bazı FPGA mimarisi küresel set / başlangıç ağı ile bir sıra dışı sıfıra destek verirken, senkronizasyon analizi ve daha öngörülebilir bir şekilde işlem, gerilim ve sıcaklık köşeleri.
  • [FONT:0]Öyleleyici çıktılar: [Dönderlik için dış görünüşe göre, son çıktıyı kayıt etmek, şarj yol gecikmelerini azaltır ve IP'nin arka düzlemde iletişim kurması kritik olan sürücü gücünü geliştirir.
  • [FONT:0]Leverating satıcı ilkeli:[DFLT:1) Anında DSP48 bloklar veya özel saat yönetim parçaları, tek bir satıcı ailesine erişim sağlar, ancak bu ilkelleri geri yükleme katmanını kilitleyebilir.

Örneğin, baskı basın için özel bir IP, yüksek hızlı bir sayı hesaplamak için manuel olarak yerleştirilen bir taşıma zinciri kullanabilir. Bu düşük seviyeli optimizasyon, gelecekteki koruyucuları yönlendirmek için kod yorumlarında açıkça belgelenmiştir.

Simülasyon-Driven Doğrulama ve Formal Yöntemler

Simülasyon, işlevsel böceklere karşı savunmanın ilk hattıdır. Industrial IP doğrulama birkaç test vektörü devirmenin ötesine geçer; bu, kod kapsamı gibi stres köşelerini oluşturan, Sistema dayalı testibenches oluşturmak için, bu nadir dizilerin egzersiz yapması ve test edilmesi gibi temelleri kontrol altına almak için kullanılır.

Güvenlik-kahktik IP için, resmi mülkiyet kontrolleri dinamik simülasyonu tamamlamaktadır. PSL veya SystemMehtiyacı, kritik devlet makinelerinin asla ölüp gerçekleşmediğini kontrol eder, FIFO Overflows SIL 3 veya daha yüksek hedefler altında gerçekleşemez ve doğrulama belgelerinin her zaman iki yüksekte de bildirimde bulunulması gerekir. Formal equivalence kontrolü RTL'de de, sertifikalandırma için zorunlu bir adım.

Tam bir doğrulama planı içerir:

  • [FONT:0)Bir test: [Dönetici: [Döntilmiş Her alt blokta (bir filtre zinciri, bir encoder arayüzü, bir CRC hesaplayıcısı – ve bilinen bir referans modeline karşı doğru.
  • [FONT:0)Integration test:[Dönetici:0) IP'yi FPGA'nın geri kalanını basitleştirmek için, AXI işlemlerinin zamansız tamamlandığını ve bu kesimlerin doğru olduğunu kontrol edin.
  • [FONT ve yer-route’den sonra, gerçek zamanlama gecikmeleri ile geri dönüşen bir simülasyon çalıştırın.Bu, RTL simülasyonunun kaçırıldığı ihlaller ve aksaklıklar olduğunu ortaya koyuyor.
  • [FONT:0)In-system geçerlilik:[Dönetici:[Dönetici] Sonuç olarak IP, gerçek donanımda çalıştırılmalıdır, temsilci sensörleri veya eylemcileri ile ideal olarak bağlantılı olabilir. Bir motor kontrol IP, bir dynamometreyi sürebilirken, bir mantık analizleyici monitörler şu anki döngüleri doğrulayarak spektralize edebilir.

Test vakalarını test etmek için gereksinimlerin izlenebilirliği, olgun bir gelişim akışının bir göstergesidir. Birçok endüstriyel takım IBM DOERS veya dikkatli bir şekilde yapılandırılmış bir tablo, ilgili testbench sınıfı adı veya iddia dosyasına hiperlinkler ile ilgili olarak özel çözümler sunar. Formal doğrulama satıcılar, örneğin RISC-V çekirdeği için özel çözümler sunar ().OneSpin çözümleri).

Synthesis, Katplanning ve Timing Closure

Düz bir şekilde RTL'yi doğrulayan bir şekilde hareket etmek, sentez, haritalama, yer-ve-route ve zamanlama analizi içerir.Özel IP hedeflemek için zorlu endüstriyel zamanlama marjları, zeminplanlama tek başına otomatik olarak bırakılamaz. mühendisler, temelin bulunduğu fiziksel bölgeyi kısıtlayabilir, genellikle gecikmeleri en aza indirmek için bölge gruplarıyla ilgili mantıkla ilgili olarak gruplaşırlar.

Timing kısıtlamaları saat ağlarını yakalar - dönem, faz ilişkisi ve belirsizliği - giriş / giriş / çıkış noktalarına göre gecikmeler.Bir dış ADC ile birlikte bir araya gelen bir sistem, Vivado'nun raporundaki gibi gereksinimleri belirtmelidir. Multi-corner analizinden yavaş ve hızlı bir süreç köşeleri, en az / maksimum gerilim ve sıcaklık koşulları olarak, yayınlanan zaman zaman zaman zaman çizelgesinin yer değiştirmesini sağlar.

Kat planlanması ayrıca termal noktaları da azaltır. Yüksek performanslı otobüsler veya DSP-heavy boru hatlarının bir köşede yoğunlaşmış, elektromigrasyonu hızlandırabilir ve güvenilirlikleri azaltır.Bir boru hattı kaydı bile ölü güç yoğunlukları arasında kayıt yaptırır. Bazı endüstriyel takımlar FPGA zemin planlarında termal haritalar üzerinde üstlenen özel bir senaryoda, kılavuz yerleştirme ve yükleme.

Özel Cores'ı Endüstri İletişim Ekosistemlerine entegre etmek

Endüstriyel makine nadiren yalnız duruyor. EtherCAT, PRONET, Ethernet/IP veya CANopen, genellikle zor gerçek zamanlı gereksinimlerle. Off-shelf protokol yığınları kullanılabilir, ancak bazen belirli bir işlemci mimarisi talep ediyorlar veya yetersiz bir bant genişliği sağlayabilirler. Donanımda tüm protokol kontrolörü uygulayabilir, CPU müdahalesi olmadan line-derece paket işleme sağlayabilirler.

Özel bir Ethernet MAC veya CAN kontrolörünü tasarlayın, bu işlemden sonra otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatik olarak otomatikleştirin.Reusing installed industry IP library from the Xilinx Ethernet Subsystem or Intel's Triple-Speed

Özel bir UART tabanlı IP yapılandıran miras için yapılandırılabilir baud oranı, parity ve kırılma algılama, modernleşmenin tek yolu olabilir. IP, eski komutları modern Modbus TCP çerçevelerine çevirebilir, adımlı bitki yükseltmeleri bozmadan sağlayabilir.

Harsh Field Ortamları için Güç Optimizasyonu

Uzak bir durumda uzaktan bir izleme node bir FPGA IP, son on yıl boyunca tasarlanmış bir lityum-thionyl klorür bataryasında çalıştırılabilir. Tasarımcılar, işlevselliği korumak için birkaç teknik kullanırlar:

  • [FONT:0)Clock gating:[[Dönetici:[Dönetici] sentez aracı, araç ayarlarında etkinleştirilen zaman otomatik olarak saat gating hücreleri yerleştirebilir, ancak daha güçlü bir şekilde, tüm işleme aşamalarının veri akışları olduğunda elhakeme sinyali ile devre dışı bırakılır.Bir akış sensörü IP, ön besleme pencere açılırsa iç saat ağacının içine girebilir.
  • [[Dönetici yeniden yapılandırılabilirlik: [Dönetici:0]Partial rekonurasyon için, IP bloklarının yalnızca veri yüklendiği bir iletişim IP için IP'yi değiştirebileceği, statik bölgenin dikkatli bir izolasyonu ve genellikle güvenlik gereksinimlerine karşı bir şekilde yapılandırılabilir.Partal yeniden yapılandırma ayrıca, IP bloklarının tamamen kontrol edilebilir bir güç rayları aracılığıyla tamamen güçlendirildiği IP üzerinden IP üzerinden tasarruf sağlayabilir.
  • [FONT:0]Mixed-voltaik işlem:[Dönder:[Dönder: 1 ) Bazı FPGA aileleri, daha düşük saat frekanslarında çalışırken temel gerilimi azaltmasına izin verir, gerilim ve dinamik güç arasındaki dörtlü ilişkiden faydalanmalıdır. IP, azaltılabilir gerilimde zamanlamayı gerektirir, bu da daha sağlam mantık yapıları gerektirir.
  • DSP blok kullanımı:[DSPT:1) Sertleştirilmiş DSP dilimde uygulanan bir işlem, LUTs'deki eşdeğer mantıktan daha az güç tüketiyor. IP tasarımcısı bu nedenle haritalar mümkün olan DSP ilkellerine yönelik bir işlemdir, portability için uyumluluk katmanında bile.

Güç analizi, gelişim akışına entegre edilir: satıcının yayılma sayfası veya güç tasarımcısı aracından gelen erken güç tahminleri, bir ısıtın veya aktif soğutmanın gerekli olup olmadığını belirlemektir.Intrinsically safe applications, maksimum yüzey sıcaklığı sınıflandırma sınırları içinde bile en kötü durumda hesaplama yükü altında kalmalıdır.

Uyum, Sertifika ve Uzun Süreli Destek

Endüstriyel ürünler düzenleyici ve endüstri standartlarının kalın bir şekilde karşı karşıya kalır. Bir motor sürücüsü için tasarlanmış özel bir IP çekirdeği, IP'nin tasarımı, doğrulama sonuçları ve başarısızlık modu ve teşhis analizi tahminleri için IEC 61800-5-1'de yapılandırılacaktır. IP genellikle bir “proven kullanımı” veya yazılım yönleri için IEC 61508-3 ile uyumlu bir yaşam döngüsü gerektirdiğinden emin olmalıdır.

IEC 61000-4 serisi tarafından ele alınan EMC uyumluluğu, IP tasarımı da etkiler. Yüksek hızlı toggling I/O, sabit oran kontrolü ve yaygara açma kapasitesi IP'nin kayıt defterine erişilmez ve IP'nin kaydına erişilmez bir yapılandırma kaydına sahip olabilir. IP sistemi bütünleştirici ve keskin bir şekilde ayarlayabilir, belirli PCB düzeni ve kablo uzunluğu için ayarlanabilir.

Hayat döngüsü yönetimi ilk serbest bırakılmasının ötesine geçer. Endüstriyel ekipman genellikle 15-20 yıl boyunca alanda kalır, orijinal FPGA ailesi tekrar dengelenebilir ve zamanlama re-synthesis, fonksiyonel davranışlar. Bazı takımlar sürekli bir entegrasyon sunucusunda çalışan bir gerileme testi paketini kullanır, herhangi bir araç veya IP güncelleştirmesi sessiz bir hataya giriş yapmaz.

Örnek: Özel Multi-Axis Motion Control Core

Bu kavramları göstermek için, altı eksenli işbirliği robot ortak kontrol için tasarlanmış özel bir IP çekirdeği düşünün. Gereksinimler, sinusoidal komünasyona her motor için, mevcut bir döngü hızı 50 kHz ve güvenlik tarafından sınırlandırılmıştır. Off-shelf servo sürücü çipleri aynı anda yüksek döngü oranını ve ortak operasyon için gerekli olan özel güvenlik sıkışıklığını idare edemez.

Fonksiyonel bir IP tasarladı: paylaşılan bir encoder arayüzü blok, DSP dilimleri kullanarak dört sabit noktanın yapıldığı anlamına geliyordu.A security Island, FPGA'nın ayrı bir bölgesinde, işlemli toparlanmış ton ve bir SVPWM jeneratörü kontrol ederek, PWM jeneratörü kontrol altına alındıktan sonra, 2 ACTI'nin tüm otomatikleştirilmiş bir motor kontrol sistemi ile birlikte kullanılan bir motor kontrolleri kontrol etti.

Meydanlar ve Mitigation Strategies

Dikkatli planlamaya rağmen, özel FPGA IP gelişimi kalıcı zorluklarla karşılaşır:

  • [FONT:0)Late-değişim gereksinimleri:[Döneticileri genellikle müşteriler deneme prototipleri olarak evrimleşmiştir. Mitigation, parametreli bir IP inşa etmeyi ve bir parametre ayarlandığından sonra hızla yeniden çalıştırılabilir simülasyon regresyonlarını içerir.
  • [FONT:0)Kaynak patlaması: [DFLT:1] Simülasyonda yalın görünen bir algoritma, sentez sonrası DSP dilimlerinin %90'ını tüketebilir. Erken kaynak tahminleri ve geri dönüş planları – iteratif mimarilere veya yumuşak bir işlemciye yükleyen parçalara yol açıyor - Projeye sahip olabilir. Modern HLS araçları hızlı bir şekilde alan vs. performans ticaret-off analizi sağlayabilir:2Intel'in HLS Compiler).
  • [[Dönetici:0)Reuse challengess:[Döneticileri:[Döneticileri:0) Bir ürün hattı için yazılmış bir IP, sağlam bir kullanıcı yapılandırılabilir arayüzde gerekli olan yapılandırılabilirlik eksikliğinden yoksundur. Daha önce tasarım süresi alırsa, ödemeler için ödeme yapılır. IP-XACT veya SystemRDL birçok takım tarafından otomatik kayıt haritasını ve doğrulama için kullanılabilir.
  • [FONT:0) FPGA ailelerine ait olan dışsal bir IP, bir sonraki nesile etkin bir şekilde haritalamayabilir ve ilkel sarmalama katmanını korur.
  • [FONT=0)Debug ikilem:[Dönetici:[Döneticileri değiştir], bir tanesi sadece bir kanalda bir IP'yi değiştirmeden bir şekilde yapılandıramaz ve ayarlayabilirler. Virtual logic analysisrs like Xilinx's Integrated Logic Analyzer and the Signaltap logic analysisr from Intel allows trigger-based catch of internal nodes, but they use valuable block RAM. Design hafif, snapshot-based tracing from the start easys integration debug.

Özel Endüstriyel IP'deki Future Trendleri

Peyzaj değişmeye devam ediyor. Heterojen SoCs, FPGA kumaşını sertleştirilmiş ARM işlemcilerle birleştirir, Linux'a bağlı CPU'lar, AXI coherency portları aracılığıyla verileri değiştirirken, otomatik olarak şarj edilebilir USB'ler, otomatik olarak veri paylaşımı için de özel hızlandırılmış telefonlara izin verir.

RISC-V yumuşak işlemciler, bir IP çekirdeğinin kontrol-pat kısmı için ilginç bir alternatif sunar. Sabit bir sonlu devlet makinesi yerine, küçük bir RISC-V çekirdeği güvenlik sertifikalı bir RTOS, kısa sürede, esnek ve denetim edilebilir bir IP sağlar.ISA, uzun vadeli bir araç-zamanlı ağ geçidine sahip olmak yerine, endüstriyel yaşam döngüsü için önemli bir faktör sunar.

Dokümantasyon ve Teslim edilebilirler

Özel bir IP çekirdeği bir üründür ve ürün-grad dokümanı hak eder. kesin liste organizasyona bağlı iken, tipik bir teslimat içerir:

  • [FONT:0) Kullanıcı rehberi:[Dönlendirme, genel / parametre, zaman diyagramları ile arayüz sinyalleri ve kayıt haritası.
  • [FONT:0)Integration rehberi:[Dönetici:[Dönetici:0)) Bir Vivado veya Quartus projesine ek olarak, kısıt dosyaları ve saat gereksinimleri de dahil olmak üzere bir yükleme adımları.
  • [FONT:0)Verification raporu:[Döneticileri, iddia say, simülasyon dalgaformları önemli senaryolar ve kapı düzeyindeki işaret-off sonuçları için.
  • [FONT:0) Güvenli el:[[Dönem:[Dönem: FMEDA, FIT oranları, tanı kapsamı ve kullanım varsayımları.
  • [FONT:0]Software sürücüleri:[Dönetici:0) C başlık dosyası kayıt dengelemeleri ve biraz maskeler ve IP'nin gömülü bir işlemci tarafından eriştiği düşük seviyeli bir sürücü kütüphanesi.

Final Remarks

Özel FPGA IP çekirdekleri özel endüstriyel uygulamalar için oluşturmak, dijital tasarım, alanya özgü fizik ve titiz mühendislik sürecine sürekli olarak girişilen ve sağlam bir şekilde kontrol edebilmeleri için, sağlam doğrulama ve kaynaklama yoluyla desteklenen, temelin tekrarlanması, sürekli olarak ürün geliştirme yeteneğinin geliştirilmesi için kurumsal bir şekilde ele alınması ve endüstrideki hataların arttırılmasına olanak sağlamak.