Low-Density Parity-Check Kodlarına Giriş

Düşük Boyut Parity-Check (LDPC) kodları, modern dijital iletişimdeki en güçlü hata kodlar arasındadır. İlk olarak Robert Gallager tarafından 1960'lı doktora tezinde tanıtıldı, bu kodlar, 1990'ların ortalarında yeniden keşfedildikten sonra onlarca yıl boyunca unutuldu: çoğu pratik dekoding karmaşıklığıyla yaklaşma yeteneği onları uydu televizyonu yayınlarından 5G Yeni Radyo ve NAND flash depolama alanında uygulanan grafik tabanlı donanım algoritmaların temelini basitleştirmiştir.

Yüksek kodlu ortamlarda, yazılım tabanlı dekoding sadece hız tutamaz. Verilerde 100 Gbps'ye ve optik taşıma ağlarında tırmanmak, LDPC decoders üzerindeki talepler aşırı hale gelir. Bu, endüstriyi her seviyede paralel olarak kullanan donanım hızlandırıcılarına itti.

[FONT=0)Related teknoloji:[Dönetici:0)[Dönetici:0)[Döntilmiş teknoloji:[Dönetici:0)[[Dönemli) <[FONT=2}Wikipedia Makalesini Gör.

Teorik Arka Plan: Algoritmaları

Donanım mimarisini incelemeden önce, LDPC'nin kodlanmasının algoritmalarının (örneğin, parite kısıtlamaları) ve kontrol düğümleri (BP) dekoder, aynı zamanda toplam ürün algoritması olarak da bilinir.Reput grafiği üzerinde çalışır - Tanner grafiği - değişken düğümlerin (önemli kod kelimelerini temsil eder) ve düğümleri kontrol eder (representing parity kısıtlamaları ile). Mesajlar düğümler arasında iteratif olarak kaydedilir.

BP'nin hesaplama maliyeti, olasılık hesaplamaları için gerekli olan hiperbolik tanjan işlevleri nedeniyle önemlidir. Pratik bir yaklaşım, normalleştirilmiş min-sum algoritmasıdır ve bu işlemden elde edilen min-um-korum işlemleri ile birlikte– bu işlem, hata düzeltme performansı için kritiktir.

Bu algoritmaların iteratif doğası, gecikme gecikmenin doğrudan sabitlenmenin ve iterasyon başına zaman için orantılı olduğu anlamına gelir. Paralel mimariler, aynı anda birden fazla güncelleme yaparak zamanımı azaltmayı amaçlamaktadır.

Geleneksel Dekoding Architectures ve Sınırları

Erken donanım LDPC decoders tamamen açık bir yaklaşım kullandı: tek bir işlem birimi her değişkeni sırayla güncelliyor, sonra her bir çek düğümün tekrarlanması, yakınlaşmaya kadar tekrarlanması gerekir. Bu seri mimari en az donanım kaynakları gerektirir - sadece bir hesaplama ünitesi - ancak yüksek gecikme ve düşük kesintiye maruz kalıyor. Örneğin, bir dekoder bir kod uzunluğu 10.000 bitleri kullanarak, modern multi-gigabit sistemleri için kabul edilemez.

Başka bir sınırlama hafıza genişliğidir. seri mimarilerde, tüm orta mesajlar, çip hafızalarında depolanmalıdır ve defalarca erişilebilir hale gelir.Bu, bellek erişim süreleri, giriş süresindeki baskın faktör haline gelir. Ayrıca, eksel güncelleme programı birçok değişkenin ve çekin güncellenmediğini ve aynı anda hesaplanabilir.

Seri yöntemlerin verimsizliği kısmen ve tamamen paralel dekolelerin gelişimini motive etti. Sorun kaynak içeriğine veya yakınlık için gerekli olan mesajın geçiş süresini artırmaktır.

Paralel Dekoding Architectures: Art of the Art

Modern donanım LDPC decoders çeşitli paralel teknikler kullanıyor, genellikle kombinasyon halinde. En belirgin yaklaşımlar tabakalı dekoding, boru hattı işleme ve tamamen paralel mimariler.Her biri, bağlantı noktası, güç ve hata düzeltme yeteneği arasında farklı ticaret-offlar sunuyor.

Katmanlı Decoding

Katmanlı bölme, parity-check matrixlerini tabakalara yeniden düzenlemektedir -tipik olarak sıralar veya satır grupları - bu, kontrol denklemlerinin alt kümelerini boşaltmak için yeterince düşük. Her katman içinde, tüm değişken düğümler yapılandırılabilir, böylece tabakanın aynı değişkeni paylaşmaz.Bu, sütun ağırlıklarının çatışmalardan kaçınmak için dikkatli bir matris tasarımı gerektirir.

Katmanlı program dramatik bir şekilde yakınlaşır. Standart bir selleme programı tüm değişken düğümleri güncelledikten sonra, tabakalı program her iki değişkeni ve düğümleri tek bir geçişte tek bir tabakada kontrol eder.Bu, gerekli iki veya daha fazla faktör tarafından etkili bir şekilde azaltır. Örneğin, bir tabakalı dekoder 5-10'te bir selasyona ihtiyaç duyar.

Katmanlı decoders ayrıca ara bağlantı avantajları sunar. Sadece bir tabaka için mesajların bir anda depolanması gerekir, hafıza gereksinimleri tamamen paralel tasarımlardan daha küçük, blok RAM'ın sınırlı olduğu FPGA uygulaması için tabakalanmış dekoding çekici hale getirmek.

[FONT:0)Example:[Dönetici:[Dönetici:0) Bir katmanlı bir dekoder için (64800, 64800-17280) kod, DVB-S2'de kullanılan kod, modern Xilinx FPGA'lerde 1 Gbps'yi aşabilir, çünkü bu IEEE kağıt yüksek kodlu kopyalanır.

Borud İşleme

Borulining, birkaç seviyede bir hesaplamayı kıran klasik bir dijital tasarım tekniğidir, her bir saat döngüsünde her bir tamamlama (inter-iteration borulining) veya birden fazla işlem yapılır.In LDPC decoders, borulining birkaç seviyede uygulanabilir: tek bir iterasyon (intra-iteration borulining) veya birden fazla iterasyonda.

Intra-iteration borulining, mesaj hesaplamasını değişken olarak bölmek veya daha küçük aritik adımlara göz atın - min-bulma, ürün-of-signs ve normalleştirme – daha yüksek bir saat frekansında çalıştırmak için donanıma sahip olmak için. Ancak, bu, bunu dikkatli bir şekilde yönetilmemiş gibi geç kalmış olabilir.

Inter-iteration borulining daha agresiftir: Başka bir deyişle yazının işlenmesini daraltmak gerekir.([Dönetici:2)))) +[Dönetici 3 ). Bu, bir başka deyişle, bu tehlikelerin üstesinden gelmelerini gerektirir.

Borulu mimariler, daha büyük bir Sistem-Chip (SoC) parçası olan ASIC uygulamalarında sıklıkla kullanılır. Örneğin, LDPC decoder 5G bazband işlemcisi genellikle katı bir kaynak içinde 20 Gbps'nin bir parçası olarak kullanılır.

Tam Paralel Mimarlıklar

Paralellikteki nihai, bir tabakalı veya boru hattı yaklaşımlarını yerine getiren tam paralel bir decoder, Tanner grafiğinde her çek düğümü kontrol eder. Tüm düğümler mesajları tek bir saat döngüsünde güncelleyebilir, bir selleme programı kullanarak.Bu, tabakalı veya boru hattılı yaklaşımları ortadan kaldırır, en yüksek olası bağlantıya ulaşır.

Fiyat çok donanım karmaşıklığıdır. 10.000 değişken düğüm ile kod için tamamen paralel bir decoder ve 5.000 çek düğümleri 15,000 işlem elementleri, artı parity-check matrixine göre bağlanmak için bir routing ağı gerektirir. Kablolama alanı hakimdir.

Ancak ASIC teknolojisindeki gelişmeler - 1-10 Gbps'de çalıştırılabilecek olan son araştırma prototipleri için tam paralel olarak paralel olarak, yüksek bantlı 3D entegrasyon ve yüksek bant genişliğine sahip değildir (örneğin, IPv6 için 64k bitleri tamamen paralel olarak yapılır).

[FONT=0)Case çalışması: [DÜDÜDÜDÜSÜSÜSÜSÜSÜSÜSÜSÜSÜŞÜNÜ: 0,8 ile 20 $ arasında, tam paralel bir LDPC decoder for Solid-State Circuits paper) [60 GHz WiGig) bu IEEE 802.11ad standardında gösterildi 28 nm CMOS çipi, 10 Gbps ile 350 mW gücü elde etti, tarif edildiği gibi.

Diğer Notable Approaches

Birkaç paralelleştirme tekniği şunları hak ediyor:

  • [FONT:0]Stochastic decoding: Represents mesajları rastgele bitlerin sıraları olarak sıralanıyor, son derece basit donanım (bir tek bir flip-flop per message) yavaş yakınlık maliyetinde. Paralellik doğal olarak yüksek çünkü her bir bağımsız olarak çalışır. Stochastic decoders implanted tıbbi cihazlar gibi çok düşük güç uygulamaları için araştırıldı.
  • [FONT=0)Quasi- Çevrimi (QC) LDPC decoders:[Dönetici:0) Çoğu modern standartlar, kontraseptör için neredeyse tüm katmanlı ve kısmen paralel kodlanmış olan bu normalliği kontrol eden kodlardan oluşur.
  • [FONT:0]Partial paralel mimariler:[Dönemli ve tamamen paralel tasarımlar arasında bir uzlaşma, kısmi paralel decoders birkaç saat boyunca birden fazla düğüm işlemek için sabit bir işlem birimi tayin eder. dikkatle operasyonlar yaparak, önemli ölçüde daha az alan kullanırken çok paralel hale gelebilirler.

LDPC Decoder Uygulama için Donanım Platformu

Platform seçimi -FPGA, ASIC, veya GPU - güçlü bir şekilde, achievable paralellik ve tasarım ticaret-offlarını etkiler.

FPGA-Based Decoders

FPGAs, onları birden fazla standarda destek olmak için prototyping ve sistemler için popüler hale getirir. Modern FPGAs, uzun DSP dilimleri ve bol blok RAM içerir, tabakalı dekoleksiyonculara standart olarak paralellik sağlar.Tam paralel kodlayıcılar nadiren FPGA'lar için uygulanır, ancak kısmi paralel ve tabakalı tasarımlar multi-gigabit'i kullanarak başarabilir. FPGA'lerin esnekliği de kontrol edilebilir.

ASIC-Based Decoders

Uygulamaya özgü bütünleşik devreler (ASIC), kitlesel pazarlama iletişim çiplerinin iş kümeleridir. Özel hafıza hiyerarşileri ve 5G NR ve Wi-Fi 6 rutin olarak 10 Gbps'yi katmanlanmış veya boru hatlarıyla entegre edebilir. Power verimliliği anahtar bir avantajdır: iyi optimize edilmiş ASIC decoder 1 pJ per decoded altında elde edebilir.

GPU-Based Decoders

Grafik işleme birimleri (GPUs) genellikle üretim iletişim alıcılarında kullanılmamıştır, ancak donanıma sahip olmadan yeni algoritmaları ve kod tasarımları test etmek için paha biçilmezdir. CPU ve GPU arasındaki bellek, SIMT (single-instruction, multiple-thread) mimarisi ile paralel olarak binlerce node güncellemesini simüle edebilir. Araştırmacılar, yüksek çözünürlükte kod tasarımlarını test etmek için kullanır.

Paralel Decoder Design

etkileyici ilerlemeye rağmen, paralel LDPC decoders tüm başvuru koşullarını karşılayabilir.

  • [FONT:0)Power tüketimi: [Döneticileri önemli dinamik güç tüketiyor. batarya destekli cihazlar için, güç bütçesi paralellik derecesi kısıtlayabilir. Saat gating, gerilim ölçeklendirme ve yaklaşık hesaplama, büyük kesinti cezaları olmadan gücü azaltmak için aktif araştırma alanlarıdır.
  • [FONT:0) Sertware karmaşıklığı:[Dönetici:[Dönetici) Yüksek paralellik için gerekli olan routing ve hafıza çabasını tamamen paralel olarak, tüm paralel decoders için, interconnect bağlantı, ölü alanın% 70'inden fazla işgal edebilir. Hierarchical and network-on-çiçek mimarlıkları karmaşıklığı yönetmek için araştırılır.
  • [FONT:0)Error zemin:[Dönetici:[Dönetici:0)[Dönetici:0)[Dönetici:0)[Dönemli mimariler, bir hata zeminine neden olan nice algoritmaları tanıtıyor - sinyal-to-noise oranı arttıkça, Mitigating hata katlarını sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık ölçümleme ölçümleme işlemişücüncy ölçümleme adımları gerektirir.
  • [FONT:0)Scalability:[Dönetici:[Dönetici: 0,0)Scalability:[Dönetici:[Dönetici:[Dönetici: 0,4;) LDPC kod uzunluğu büyüdükçe (64k veya 128k bitleri) büyür, hafıza çatışmaları olmadan karşılıklılık sağlamak daha zorlaşır. Katmanlı decoders her katmanın çatışma olmadan işlenmesini gerektirir; matrix tasarımı ve tabakalama algoritmaları aktif bir araştırma alanıdır.

Future Yol Tarifi

LDPC decoders'ın bir sonraki nesli muhtemelen yeni hesaplama paradigmaları ile paralellik bir araya getirecektir.

  • [FONT=0)Makine öğrenme-koleticiler: Neural ağları, inanç yayılım algoritmasına ilişkin olarak, performans devam ederken potansiyel olarak azaltılabilir. Örneğin, sinir inanç yayılımı kodlayıcıları kullanımı öğrenilen ağırlıklar ve dengelemeler ile birlikte, her türlü bir şekilde donanımda uygulanabilir.
  • [FONT:0)Rekonable ve adaptif mimariler: Future decoders kanal kalitesine ve bağlantı gereksinimlerine dayanan paralellik derecelerini dinamik olarak ayarlar. Örneğin, bir decoder katmanız ve tam zamanlı iletişim modları arasında geçiş yapabilir.
  • [FONT=0) kuantum hata düzeltmesi ile ilgili olarak: kuantum hesaplama olgunları olarak, qubits için hata düzeltmesi son derece hızlı kodlayıcılar talep edecektir - nanosaniyelerin siparişi ile. Paralel LDPC decoders yüzey kodları ve diğer kuantum hata düzeltme kodları için değerlendiriliyor olsa da, kısıtlamalar oldukça farklıdır (örneğin, sendrom ölçümü çok daha fazla tahrip edici değildir).
  • [FONT:0]3D entegrasyonu ve optik bağlantılar: Işıklandırma hafıza doğrudan ilk mantığın üzerinde ölür bellek bantlarını azaltır. Optik bağlantılarda, tüm paralel decoders, latency ve gücü azaltır.

Daha kapsamlı anketler, ESPC decoder mimarisi üzerinde ) ve inENFLT:2) Bu ACM Computing Surveys & learnings paper on LDPC decoder architectures).

Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç

Paralel dekoding mimarlıkları, LDPC kodlarını yarı iletken teknoloji ve algoritmalar ile önümüzdeki yıllarda daha hızlı ve daha verimli bir kodlayıcıya dönüştürdüler. 5G ağlarının temel istasyonlarında, lineer yayın altyapısında veya her adres farklı noktaları, yarı zamanlı modülasyon uzayında paralel olarak, paralel LDPC decoders küresel bilgi altyapısının kritik bir bileşeni olarak kalacaktır.