Düşük Boyut Parity-Check (LDPC) kodları, modern dijital iletişimin temel taşı haline gelen doğrusal hata kodlar sınıflarıdır. Yakın zamanda, LDPC kodları için gerekli olan ve en yaygın inanç yayılımı (sum-product) veya daha düşük sürümler gibi - daha fazla yazılım tabanlı bilgisayar destekli tasarım ve bilgisayar destekli tasarım sistemleri için gerekli olan dijital iletişim araçları.

LDPC Algoritmalarını Anlamak

Donanım tasarımına girmeden önce, LDPC'nin matematiksel omurgasını anlamak önemlidir.Dekoding işlemi genellikle değişken düğümlerden (sözlü kodlu kodlar veya LLR'ler) oluşan bir Tanner grafiği üzerinde çalışır ve düğümleri kontrol etmek (parat denklemleri temsil eder). Mesajlar bu düğümler arasında geçer, güncellemek için güvenilirlik tahminleri (log benzeri oranlar veya LLRs) geçerli bir kodlanana kadar.

İnanç (Sum-Ürün) Algoritma

Toplam ürün algoritması, Tanner grafiğinde hiçbir döngüyü varsaymak için en uygun iteratif decoder.Informatiksel olarak aşırı olasılıklarla dolu aşırılıklı yüksek çözünürlükte yüksek çözünürlükte, değişken düğümler LLR'leri birbirine bağlı olarak kontrol etmek için gönderir.

Min-Sum (ve Scaled Min-Sum) Algorithm

Donanım yükünü azaltmak için, min-sum algoritması, daha basit minimum veri toplama işlemleri ile değiştirilebilir. Bu basitleştirme işlemi LLRs'lerin en yaygın şekilde anlaşılması, düşük karmaşıklık ve kolay borular nedeniyle çok yaygın.

Katmanlı Decoding

Katmanlı decoding grafiği katmanlara yeniden yapılandırır (her katmanda parite kontrol matrisine dayalı olarak, değişken düğümler güncellenir ve daha hızlı bir yakınlaşma mimarisi sağlar (tipik olarak yarım tane sabitlemeler).

Donanım Hızlandırıcıları Neden Temelde

Yazılımdan donanıma geçiş birkaç temel kısıtlama tarafından yönlendirilir. İlk olarak, kodlama: 5G zirve verileri 20 Gbps'yi aşıyor, kodlayıcıları ikinci olarak işlem milyarlarca kez daha fazla yük devre dışı bırakabilir; yüksek performanslı CPU'da bir yazılım kesintiye uğratabilir, ancak yüksek enerji tüketimi ile birkaç yüz Mbps'yi başarabilir.İkinci, enerji verimliliği: batarya destekli IoT cihazları alt hız aralığına kadar çalışır; özel bir hızlandırıcı siparişler için siparişler elde edebilir (önetici)

Sonraki Nesil Cihazları için Tasarım

Yüksek performanslı bir LDPC decoder hızlandırıcı tasarlamak birçok birbirine bağlı parametre dengelemeyi içerir. Aşağıdaki düşünceler özellikle 5G ve ötesinde kritiktir.

Forput and Latency

Hedefler doğrudan paralellik, saat frekansı ve iterasyon say. Örneğin, bir blok uzunluğu ile 10 Gbps hedeflemeli ve 10 iterasyonlar, her bir kod kelimeyi 10 μs'de yazdırmak için işlem yapmalıdır. Bu, kritik yolda sıkı sıkı sınırlar. Yüksek uç tasarımları genellikle tek bir saat döngüsünde birden fazla iterasyonlar kullanmak zorundadır. Latency - 10 kod kelimeden son derece şarj etmek için zaman.

Enerji Verimliliği

Güç hafıza erişimleri tarafından yönetilir (hem değişken ve düğüm mesajları için çipler kontrol etmek için SRAM) ve hesaplama mantığı. Enerjiyi azaltmak için teknikler şunlardır: miniz hafızayı biraz genişleyen (enerjiyi ölçümleme ve dolaşma), boş üniteler için geçiş süresini azaltır ve alt birimleri için alt konum devreleri kullanarak.

Scalability and Flexability

5G NR, çok sayıda kod blok uzunluğu (düşünceler için 26112 bit) ve birçok kod oranı (1/5'ten 8/9'a kadar) Donanım hızlandırıcısı, tüm temel grafiklere destek olmak ve büyük donanımlar olmadan boyutu kaldırmak için yeniden yapılandırılabilir. Bu genellikle farklı hafıza bankalarına bağlı olabilecek modüler bir işlem birimleri tasarlayarak ve hangi programlanabilir kalıpları desteklemeli/skaling faktörleri ve kaldırma modellerini desteklemeli.

Memory Architecture

Bellek genellikle şişenck. İki ana bellek kategorisi değişken-node hafıza (LLR depolama) ve check-node memory (intermediate message storage) ile çift-portaj, decoder mesajları, güncellemeler değişken düğümleri ve geri yaz.

Erken Tesih ve Convergence

Gereksiz iterasyonlardan kaçınmak için, donanım hızlandırıcıları erken sona erer. Tüm parite kontrol denklemleri her iterasyondan sonra memnun kalır. Daha gelişmiş teknikler LLR'lerin veya hesaplanan bir sendromun işaretlerini izleyebilir. Erken sonlandırma, ortalama 30-50 oranında azaltır, doğrudan hem de enerjiyi artırabilir.

LDPC Decoders için Donanım Mimarileri

Mimarlık seçimi, throughput, alan, güç ve esneklik arasında bir ticarettir. ana kategoriler tamamen paralel, kısmen paralel, seri ve hibriddir.

Tam Paralel Mimarlıklar

Tamamen paralel bir decoder, her değişken düğüm ve çek node, özel donanım olarak anlık olarak yapılır (örneğin, parity-check matrix sıra başına bir birim kontrol edin). Tüm düğümler aynı anda, en yüksek ihtimalle transfer düğümleri için yol açar.Bu mimari, temel grafikler için kısa bloklar için idealdir (örneğin 400 bit) ve yüksek hızlı uygulamalar için de önemli bir meydan okumadır.

Kısmen Paralel Mimarlıklar

Kısmen paralel decoders, toplam düğümlerden daha az işlem elementlerini uygularlar. Node operasyonları zaman karmaşıktır: Her işlem elemanı birden fazla saat döngüsünde birden fazla değişken veya kontrol düğümleri kullanır. Bu, 8 ve 64 arasında paralel bir şekilde donanım maliyeti azaltır.

Seri Mimariler

Tam seri decoders bir veya birkaç işleme elementini kullanıyor, bir çek düğümü ve bir değişkeni döngüsünde düğümü kontrol ediyor. Seri decoders en küçük alana ve en düşük güce sahip (parat için uygun), ancak transput ile sınırlı, 10 Mbps.

Hybrid ve Katmanlı Mimariler

Modern tasarımlar genellikle tabakalı planlama ile kısmen paralel bir şekilde işlemeyi birleştirir.Decoder, parity-check matrix sırasını yarı ve bir katmanla kapatarak, 5G NR LDPC decoders için bir banka kullanarak, birden fazla çek düğümü paralel olarak işlenir ve değişken node güncelleştirmeleri artacaktır.

Uygulama Teknolojileri: FPGA vs. ASIC vs. Structured ASIC

Hedef platformu ağır etkiler tasarım seçenekleri. Her teknoloji maliyet, güç, performans ve zaman piyasadaki farklı ticaret odaları sunar.

FPGA Hızlandırıcıları

Alan-Programlanabilir kapı Dizileri (FPGA) prototyping, düşük hacimli üretim ve alan destekli kodlayıcılar (örneğin, uydu yükleri üzerinde) Modern Xilinx (şimdi AMD) RFSoCs ve Intel Çevikx FPGA'lar, ana kullanım alanına göre on binlerce LUT ve DSP bloğu içeriyor ve ayrıca yüksek hızda kodlu bir kodlu güçle karşı karşıya kalabilirler.

ASIC Hızlandırıcılar

Uygulama-Specific Integrated Circuits (ASICs) performans ve enerji verimliliğinde nihaidir. Tam kod ve algoritma için tam olarak özelleştirilmiş olabilirler, yeniden programlanabilirlik için hiçbir yük olmadan (NREC) LD decoder ASIC, 7nm sürecinde sadece yüksek hacimli ürünler için kullanılabilir. Ayrıca ASIC'ler belirli bir standartlar ve baz istasyonları için uygun hale getirirler; altüst mühendislik (NRE) yüksek çözünürlükte ve uzun tasarım döngüleridir.

Yapılı ASIC ve eFPGA

FPGAs ve ASICs arasında, ASICs ( platform ASICs) ve gömülü FPGAs (eFPGAs) ile önceden tanımlanmış bir mantık kumaşı yapılandırılabilirken, hesaplamalı bir programda kullanılabilirlik sağlarken, LDPC decoders için, esnek parçalar için (örneğin, yükleme sistemleri için gerekli olan bir eFPGA bloğu kullanılabilir.

Tasarım Optimizasyon Teknikleri

Gelişmiş optimizasyon teknikleri, 6G ve ötesindeki talep edilen spektralleri karşılamak için kritiktir.

Borulining ve Retiming

Borulining, decoder'in iteratif döngüyü birden fazla aşamaya ayırıyor (örneğin, hafızayı okuyun, hesap düğümleri yaz, geri yaz, değişken düğümleri yazın). Her aşama aynı saat frekansına bağlı olarak, farklı iterasyonlardan çakışmaya gerek olabilir. Retiming, boru hatlarının bozulması ve kapanması için gerekli olabilir. For katmaned decoders, boru hatları daha karmaşıktır, çünkü bir katmanın içindeki değişkenleri kontrol etmeye bağlı değildir.

Memory Partitioning and Dual-Port

Birden fazla işlem birimi tarafından paralel erişim sağlamak için, değişken node memory birkaç bankaya bölünmüştür. parity-check matrix'in yapısı, hangi bankaların aynı anda erişildiğini belirler. Bazı tasarımları, aynı anda okuma ve yazma izin vermek için iki-port SRAM'ları kullanır. Başka bir teknik LLR'leri katmanlar arasında en aza indirmek için bir araya getirmektir.

Sayılama ve Word-Length Optimizasyon

Doğru ölçümleme ile sabit nokta, donanım verimliliğinin temeline bağlıdır. Tipik miktar LLR'ye 4 ila 8 bit arası aralıklarla ölçekler. Extensive simülasyonlar, ölçüm gürültünün performans kaybına neden olmadığını doğrulamalıdır.

Scaling ve Offset Compensation

Dakika bazlı decoders için, ölçeklendirme faktörleri veya dengeleme değerleri, node çıktıları kontrol etmek için uygulanabilir. Bu faktörler tüm iterasyonlar için sabitlenebilir (simpler) veya per iterasyon (daha iyi performans) için uyarlanabilir.

Erken Tesih Sendromu Check

En basit erken sonlandırma, hesaplamalı sendrom vektörünü sıfıra kıyasla karşılaştırır.Eğer sendromların tüm kısımları gereksiz yere durmadan sonra sıfırlanırsa, bu, azaltıcı bir ağacı (örneğin, OR-tree) bir araya getirmek için bir azaltımı gerektirir.

Vaka Çalışması: 5G NR LDPC Decoder Hızlandırıcı

Tipik 5G NR LDPC decoder uygulamaları, ticaretten vazgeçiriyor. 5G standart iki temel grafiği tanımlar: BG1 (en fazla sayıdaki yazıcı ile birlikte yaklaşık olarak paralel bir mimari kullanabilir) ve BG2 ( 84.000 bit kazanır, ancak daha yüksek kodlama kazanır).

Future Yol Tarifi

Gelecek nesil iletişim cihazları zaten yeni ufuklara doğru LDPC decoder tasarımını zorluyor. Üç önemli trend öne çıkıyor.

Makine Öğrenme-Enhanced Decoding

Derin öğrenme tabanlı yaklaşımlar sabit algoritmaların değiştirilmesiyle araştırılıyor. Neural decoders dinamik olarak ölçeklendirme faktörlerini veya erken sonlandırma eşlerini sağlamak için küçük bir sinir ağı kullanmayı öğrenebilir, bu da minimum donanımla fark edilebilir (birkaç tane sabit aktivasyon ünitesi nedeniyle).

Non-Binary LDPC kodları

Non-binary LDPC kodları, Galois alanları üzerinde 2'den daha fazla çalışır (örneğin GF (64).s, GF (64)). Düşük çözünürlük için yüksek hata düzeltmesi sunar, ancak ultra-reliable iletişim (LC) 6G'de daha karmaşık kontrol eksikliği (URL) maliyetine göre.

Yeniden yapılandırılabilir ve Self-Adaptive Hızlandırıcılar

Future cihazlar birden fazla standarda destek olabilir (5G, Wi-Fi 7, uydu, Li-Fi) aynı anda veya hızlı bir başarı ile. Bu, ASIC ve FPGA esnekliği arasında dinamik olarak geçiş yapabilecek olan yeniden yapılandırılabilir hızlandırılabilir hızlandırılabilir hızlandırıcılar için çağrılar ortaya çıkıyor.

Kanal Dekoding ve Demodulation ile entegrasyon

Bir sonraki adım, tek bir boru hattında dempper ve decoder ile sıkı bir şekilde performans geliştirmektir.

Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç

LDPC decoding için donanım hızlandırıcıları, yüksek kodlara ulaşmak için kritik bir teknolojidir, düşük gecikmeli ve gelecek nesil iletişim cihazları tarafından talep edilen enerji verimliliği. Tasarımcılar, paralellik, bellek mimarisi, esneklik ve 5G ve daha fazla yapılandırılabilirlik sağlar. tam paralel mimariler, yüksek çözünürlükte, hızlı bir şekilde kontrol edilebilirlik sağlar.

Dış Kaynaklar

  • [FONT=0)5G NR LDPC Kod Özellikleri: 3GPP TS 38.212, V17.0.0, "Multiksing and kanal kodlaması" Aralık 2021.
  • [FONT=0]Early LDPC Decoder Architectures: M. Fosorier, "Quasi-Cyclic Low-Density Parity-Check Kodlar Circulant Permutation Matrices", IEEE Trans. Inf. Theory, vol. 50, no. 8, 2004.
  • [FONT=0)Hardware Uygulama Min-Sum Decoders: J. Chen et al., "A 1.82-Gb/s LDPC Decoder for 5G NR in 16nm FinFET" IEEE Journal of Solid-State Circuits, vol. 56, no. 8, 2021.
  • [FONT=0) 5G için Dekoding: [Dönetici: 1 ) S. M. Kim ve al., "A 20Gb / Katmanlı LDPC 10nm FinFET için 5G NR için, IEEE Solid-State Circuits Letters, vol. 4, 2021.
  • [FONT=0]Non-Binary LDPC Decoders: D. Declercq et al., "Design and Implementation of a Non-BinaryPC LD Decoder for DVB-S2X", IEEE Transactions on Circuits and Systems I, vol. 68, no. 3, 2021.