Yüksek Çözünürlük Radar için Imperative for High-Resolution Radar

Modern savaş alanı, otomotiv güvenlik ortamı ve dünya gözlemleyici misyonu, zengin bir açıklıkla hedefleri çözebilecek radar sistemleridir.Kapalı kararların temel olarak bant genişliğine bağlıdır: 1 GHz dalgaformu, sadece 15 santimetre teorik bir çözüm üretir, yakın uzaylı nesnelere ilişkin ayrımı sağlar, ve zengin bir sentetik aperform radarı (SAR) görüntüleyicisi ile yeniden programlanabilir.Bu iyileştirici bir şekilde programlama işlemine giriş, çok yönlü bir şekilde ayarlanabilir.

Neden FPGAs Dominate Radar Sinyal İşleme

Genel amaçlı işlemciler (GPPs) ve grafikler işleme birimleri (GPUs) gerçek zamanlı kısıtlamaları ihlal eden durumlarda, yüksek çözünürlüklü radar alıcılarının ön uçlarına karşı dava edilir. GPPs, non-deterministic cache behavior and operating-system jitter, while GPUs is a batch-processing latencies that restrict real-time constraints. FPGAs gain these constraint through a basic different computational model.

  • [FONT:0]Spatial paralellik:[Dönetici:[Dönetici:0] Bir FPGA, bağımsız işleme boru hatlarının özel donanımda uygulanmasına olanak sağlar. Binlerce kliye operasyonu aynı anda farklı veri yolları üzerinde uygulanabilir, paylaşılan kaynak içeriği ile.
  • [FONT:0)Deterministic, geç kalmış geç kalmış:[Dönetici: Çünkü hiçbir talimat alma, önbellekleme veya bağlam geçişi, cihazı bir algılamaya giriş tarihinden itibaren zaman sabit ve tekrarlanabilir.
  • [FONT:0)Direct, yüksek hızlı I/O: Modern FPGAs, doğrudan JESD204B / C ADCs ve DACs'a bu arayüzü doğrudan JESD204B / C ADCs ve DAC'lere dahil ediyor ve dönüştürücüleri giderek daha da entegre ediyor.
  • [FONT:0]Dynamic yeniden yapılandırma: Partili yeniden yapılandırma radar modlarına izin verir - dalgaform parametreleri, filtre katları, tüm işleme zincirleri - tüm donanım olmadan uçta takas edilir. tek bir FPGA çok işlevli radar işlemcisi olarak hizmet edebilir.
  • DSP:0)Zorlu hesaplama blokları: [DFLT:1] DSP48E2 (Xilinx) veya değişken-precision DSP (Intel) bloklar, SoC FPGA'larda sertleştirilmiş çekirdeklerle birlikte, yumuşak mantık olmadan yüksek performanslı ve kontrol düzlem işleme sağlar.

Bu temel avantajların ötesinde, FPGAs aynı zamanda sabit nokta üzerinde sabit bir kontrole izin verir, FFT'de sabit bir temsile izin verir - gerekli sinyal-kahkalama oranını korurken önemli bir alan ve kaynak kullanımı için tasarımcılara yardımcı olur.

Data Deluge: Throughput Challenge Challenge

Mimariye girmeden önce, 64 Gb / 8 GB / 8 adet radar sistemi ile 4 GHz anlık bant genişliği ile ölçüm yapmak, 2 GSPS çift kanal ADC (I ve Q) ile 16 bit çözünürlükte, uzun bir koherent işleme verilerinin (CPI) uzun bir komplikeli işlem aralığı (CPI) ve köşeli hafızanın bir faktörü ile kesintiye uğramak için gerekli olan bir sistem, daha kolay bir şekilde kullanılabilir.

Latency: The Hard Real-Time Constraint

Bir izleme radarında, rapor tespit etmek için nabız emisyonundan zaman genellikle 100 μs altında kalmalıdır. Bu ön işleme modeli gerektirir. FPGA boru hattı tamamen akış olmalıdır: her aşama saat döngüsünde geçerli bir örnek kabul eder, hatta her bir gecikme süresi sadece saat boyunca, her bir gecikme derinliğinin miktarı saat boyunca analiz edilmelidir.

Güç: Gömülü Kıtlama

Hava yoluyla, insan tarafından kullanılabilir ve otomotiv radarları katı güç bütçeleri altında çalışır. FPGA'lar paralel matematik için enerji verimliyken, büyük bir cihaz işleme geniş bant sinyalleri, 30-50 W veya daha fazla tasarım teknikleri, kullanılmayan zincirler, dinamik gerilim ve frekans ölçeklendirme (DVFS) ile LUT tabanlı çoklu bantlı sinyalleri yerine sertleştirilmiş DSP bloklar kullanılarak, tasarım döngüsünde erken kullanılmalıdır.

Başka bir etkili güç azaltma tekniği, veri-path bit genişliklerini optimize etmektir. MATLAB veya Python'da sabit nokta simülasyonu kullanarak dikkatli bir işlem analizi, sadece birkaç bitin bir kısmının CFAR ortalama yolundaki azalmanın, algılama olasılığını etkilemeden yüzlerce DSP bloğu kurtarabileceğini ortaya çıkarabilir. Benzer şekilde, alt yapılı RAM blok (BRAM) hattında dağıtılan hafıza için,% 30 veya daha fazla dinamik bir güç kesebilir.

İşleme Boru Hattını Mimarlık: Bir Aşama-by-Stage Guide

Yüksek çözünürlüklü bir radar FPGA sinyal zinciri modüler, derin bir boru hattı veripath olarak en iyi yapılandırılmıştır. Her büyük işlev standart akış arabirimleri ile yeniden kullanılabilir bir IP çekirdeği olarak yapılandırılır. Aşağıdaki bölümler her aşama ve FPGA uygulamaları.

Aşama 1: ADC Interface ve Digital Down-Convers (DDC)

Yüksek hızlı ADCs:0)Analog Cihazları AD9695) veya FPFLT:2) Bu verileri ve JESD204B (DDD204B) ile serileştirmiş olan bir dizi modüle sahiptir.

DDC tasarlarken, NCO'ya dikkat edin - bağımsız dinamik aralığı (SFDR) Bir göz ardı masa ve bir faz cumulatoru kullanarak, tablo derinliği yetersizse, kısmi yeniden yapılandırma yoluyla kolayca değiştirilebilir.

Aşama 2: Frekans-Domain Hızlı Konvolution

Pulse sıkıştırması yüksek çözünürlüklü radarın kalbidir. Eşleştirilmiş filtre frekans alanı hızlı bir şekilde konvolution olarak uygulanır: gelen sıra segmente tam olarak, Xilinx LogiCORE veya Intel FFT ile birlikte, bir çıkış örneği ile yapılır. FFT uzunluğu, sıfırdan fazla kullanım olmadan hız ve örnekleme ile yapılır.

Bir tasarım nüans genellikle FFT twiddle faktörlerinin kullanımıdır. Pre-computing ve onları blok RAM'ta depolamak standarttır, ancak çok uzun FFT'ler (8192 puan veya daha fazlası) twiddle ROM, bu işlemden daha basit bir şekilde faydalanabilir.In-the-fly twiddle nesli, bu döngüyü hiçbir döngü ile basitleştirmek için karmaşık bir şekilde kullanılabilir.

Aşama 3: Corner Turn ve Doppler Processing

Puls sıkıştırmasından sonra, veri 2D serisi-pulse matrix olarak düzenlenir. Doppler işleme, FFT motorlarının bir bankasını beslemesi için bir FFT cihazı gerektirir.Bu nedenle, yüksek çözünürlükte bir anahtarlama modeli (örneğin, tam bir önbellekli satırları yazılır) ve iki kez daha yüksek çözünürlükte bir şekilde yapılır.

Bir başka yaklaşım da köşeyi birden küçük birRob veya HBM kanalları kullanarak dağıtan bir şekilde gerçekleştirmektir, her biri belirli bir FFT motoruna hizmet eden bir sinerjiyi azaltır ve hafıza kullanımlarını artırmak için. 1000 aralığın üzerinde gerektiren sistemler için sistem için, her bir dizi FFT cihazı kullanarak göz önünde bulundurun.This can trade off logic cells for mitigate memory accessibility requirements.

Aşama 4: Sürekli Sahte Alarm Oranı (CFAR) Tespit

Son algılama aşaması, hücreye dönük büyüklük değerlerin işlenmesini sağlar. Hücreye giriş (CA-CFAR), sürekli olarak (projektif) ile yapılan ve test altında hücreye göre işlem yapan bir akıştır.Ingampiyonel bir sinyal veya görüntü oluşturabilir.Internal(), daha fazla sayıdaki (veya)

OS-CFAR'ı uygulamanız gerektiğinde, birçok tasarım için kabul edilebilir olan bir tam akış mimarisi, yerel bir klişe istatistike veya birazonik bir tür kullanarak yapılabilir. 16 hücreli bir pencere için, bu, eğitimsiz 200 LUTs ve 100 kayıt yaptırabilir. Bu karma yaklaşım, yerel bir sabit mantıkla ilgili olarak çok basit olmayan ortamlarda önemli ölçüde tespit edilebilir.

Güvenilir FPGA Radar Tasarımları için En İyi Uygulamaları

İşleme zincirini sağlam, ölçeklenebilir bir FPGA tasarımı disiplinli donanım mühendisliği gerektirir. Aşağıdaki uygulamalar önemlidir.

Standartlaştırılmış Interfaces ile modüler tasarım

AXI4-Stream arayüzleri ile bir bina bloğu metodolojisi, veri akışı ve AXI4-Lite/AXI4-Memory-Mapped for control and configuration. Her büyük işlev - NDDC, FFT, CFAR - açık tanımlanmış arayüzlerle bir yana paketli IP çekirdeği olarak paketlenebilir. Bu, hızlı entegrasyon, bağımsız doğrulama ve projelerde yeniden kullanım sağlar.

AXI4-Stream gibi standart bir otobüs kullanmayı düşünün, her modül için bir kontrol kaydı haritası (örneğin, CFAR eşliği veya filtre katları gibi parametrelerin ayarlanması ve test edilmesi sırasında kolay eklemeye izin verir.

Saat Domain Crossing (CDC) Disiplin

Bir radar FPGA tasarımı genellikle birden fazla saat alanla çalışır: ADC örneği saat, FPGA kumaş saati (örneğin, bir PLL ile örnek saatten elde edilen), hafıza kontrol cihazı ve bir işlemci sistemi saat. Tüm domain geçişleri doğrulanmış durumda - eş zamanlı BRAM'lar veya elhakkücüler - Xilinx Vivado'nun analizleri veya Intel'in işlemci sistemi gibi cihazlar otomatik olarak tek başına değildir.

En iyi uygulama, tüm CDC'nin küçük, özel sarmaşık modüllerini simülasyonda tamamen doğrulanmış olan, simülasyonda rastgele testler ile senkronize edilen ve neredeyse tamamen / neredeyse tamamen boş bayraklar kullanarak, arkadan gelen saat alan geçişlerini her zaman en kötü aşamadan başlayarakn başlayarak gecikmeli FFO'ları kullanarak ortaya çıkarmak ve erken ihlalleri tutmak için simülasyon yapmak için simülasyona yol açabilir.

Timing Closure and Floorplanning

Gigahertz-class tasarımları dikkatli fiziksel planlama gerektirir. Yüksek-fanout netler, sıfırlar ve saat gibi, belirli bölgeleri silikon zemin planına (örneğin, Viva Quartus'daki Pblocks) ve çoğaltmak için hesaplamak için zamanlayıcıları sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık sık kullanılan bir şekilde kontrol edici bir şekilde kontrol edici bir şekilde yapılır.

Modern araçlar ayrıca tasarım döngüsünde "retiming" ve " kayıt duplikasyon" gibi fiziksel sentez seçenekleri sunar ve her modül için gerekli olan alanı sabit bir şekilde kullanmalıdır. Ancak bu, Quartus'da anahtar modüllere dikkat etmek ve her zaman statik zamanlama analizleriyle doğrulanmalıdır.

Doğrulama: Simülasyondan Donanım-in-Loop

Radar işleme doğrulığı, dalgaformları tek başına gözlemleyerek yargılamak zordur.Bir eş-simülasyon ortamı, biraz yanlış algılamalı MATLAB veya Python modeli RTL simülasyonuna enjekte edilir ve çıktı, birden çok yakın uzaylı hedeflerle karşılaştırılmalıdır.Bu, bağımsız olarak ve tam zincir için bir şekilde yapılan bir donanım için yapılmalıdır.

Simülasyon için, UVVM veya OSVVM gibi modern bir doğrulama çerçevesi kullanın, tekrar kontrol edilebilir test özellikleri ile yeniden kontrol edilebilir testler oluşturmak için. Automate the regresyon süit to run nightly on a hesaplama farm, cover çeşitli radar parametre setleri (PRF, nabız genişliği, bant genişliği, CPI uzun) Ayrıca beklenen gerçeklere karşı karşılaştırma için kod kapsama işlemini yapın.

Trendler: AI, Direct-RF ve Açık Mimarlıklar

FPGA peyzajı hızla gelişiyor, radar tasarımını önemli ölçüde etkileyen üç gelişme ile.

AI-Enhanced Processing

AMBALAD:0)AMD Versal[DÜT:1) ve [[Dönetici:2)Intel Çevik 7) Özel AI motorları – VLIW veya SIMD işlemciler derin öğrenme için optimize edilmiş bir dizi, veya sınıflandırma, hedef tanıma ve akıllı dalgalama adaptasyonu gibi görevleri için bir sinir ağları kullanır. Bir radar sistemi artık karmaşık kentsel veya deniz ortamlarındaki yanlış alarmları bastıran bir algoritma ile geleneksel bir şekilde genişletilebilir.

Dahası, AI motorları radar dalgaformunu optimize etmek için kullanılabilir. FPGA üzerinde çalışan algoritmaları dondurabilir PRF, chirp parametreleri ve frekans tahminleri müdahaleden kaçınmak ve algılama olasılığı en aza indirmek için gerçek zamanlı olarak kullanılmaktadır.Bu, daha önce sadece bir sunucuda yazılımda mümkün olan bir şekilde, ancak şimdi nanosaniye-ölen yanıt süreleri ile mümkün olan bir şekilde.

Doğrudan-RF Entegrasyon

Yüksek hızlı veri dönüştürücülerinin entegrasyonu doğrudan FPGA paketine (RFSoC, Çevik 9 Direkt RF) JESD bağlantısını ortadan kaldırır ve sistem boyutunu, güç ve karmaşıklığı azaltır. Örnek oranları ile 10 GSPS ve doğrudan RF örnekleme ile C-banda ulaşır, tek bir çip, daha önce tam olarak ayrı bir analog ve dijital bileşenlerle dolu bir yönetim kurulu gerekli olan filtreleme ve pulsiyon.

Doğrudan-RF, dijital alanda tamamen yapılması gereken yeni mimarilere de kapı açıyor ve ADC ve DAC'yi doğrudan entegre ederek, her anten elemanı doğrudan FPGA'ya bağlanabilir ve bu basitleştirici bir kiriş kalıpların değiştirilmesini sağlar.

Açık Radar Mimarileri

Sensör Açık Sistemler Mimarisi (SOSA) bu çabalara standartlaştırmayı hedefliyor, standartlaştırılmış arayüzler ve işleme modülleri uygulayabilecek bir yeniden yapılandırılabilir platform. Tasarımcılar bu standartların karşılıklılık, portability ve gelecekteki yüksek lisanslanabilirliği göz önünde bulundurmalıdır.

Bu standartların aksine, satın alma ve yaşam döngüsü yönetimini basitleştirir. SOSA-hramanlı FPGA mezzanine kartları (FMCs) ve standart IP çekirdeği, bir radar sistemi, FPGA'ların bir sonraki nesile en az yeniden tasarlanabilir.Bu uzun vadeli bakım maliyetlerini azaltır ve yeni yeteneklerin alanını hızlandırabilir.

Pratik Kaynak Estimasyon: A SAR Case Study

Kaynak ticaretlerini göstermek için, DDC'den sonra sentetik bir aperture radarı (SAR) bir orta sınıf Xilinx Kintex UltraScale+ FPGA (XCKU115) radarı, harici bir GPU4'te bir eksperture hızında çalışır ve 4096 noktalı bir kaynak tüketimi: 8196 arsa.

  • [FONT=0)DSP dilimleri: [DFLT:1] ~2,200 (FFTs, CFAR, decimation FIR).
  • [FONT=0)Block RAM (36 Kb): ~800 (en az depolama, line tamponlar, CPI buffering).
  • [FONT:0)Logic hücreler (LUTs + FFs): [Dönetici: 1 ) -300k (kontrol, AXI interconnects, CFAR pencereleri).
  • [FONT=0)Memory genişlik:[Dönetici:[Dönetici: · 12.8 GB / 2 64-bit Prat4 kontrolörleri 2400 MT /s'de devam etti.

Tasarım KU115'de rahatça uyuyor, 300 MHz kumaş saatinde çalışır. ADC'den gelen boru hattı, gerçek zamanlı gereksinimler içinde yaklaşık 80 μs, iyi durumda Xilinx VU13P veya Intel Çevik 7) veya HBM'yi köşeye kadar kullanmayı gerektirir.

Kaba ilk geçiş kaynağı bütçesi için, aşağıdaki per-FFT kuralının kullanılması: 4096-point FFT yaklaşık 60 DSP dilimleri, 20 BRAM 36 ve 15k LUTs için kanal başına 20 BRAM'ı kullanın.SeksAR için, gelecekteki yükseltmeler için 4 DSP dilimleri yedekleyin.

Sonuç: FPGA, Radar Süreçor olarak

Yüksek çözünürlüklü radar sinyali işleme, yüksek veri oranlarının inanılmaz bir kombinasyonunu sunar, sıkı geçim ve güç kısıtlamaları talep eder. FPGAs, bu sistemlerin hesaplama kalbinde, eşsiz bir mekansal paralelliği sunan, sıra dışı bir IP'yi kullanarak, doğrulanmış teknolojileri akıllıca bir şekilde kullanarak, gerçek radarlar ve sabit radarlar ile uyumlu hale getirir.

Yüksek hızlı ADC interface üzerinde daha fazla okuma için, [[DÜcretsiz radar referans tasarımlarına atıfta bulunun, Analog cihazlardan [DFLT:3) geniş bir radar işleme algoritmaları için, Skolnik tarafından klasik metin hala mükemmel bir referanstır.In son için FPGA tabanlı radar referans tasarımları, FPGA-based radar referans tasarımları, bakınız.