Yüksek hızlı analog-enerji-Dijital havuzlar (ADC), örnekleme sürecinin doğrulanması ve ADC'nin dijital veri kümesinden gelen sistemlerde, yüksek frekanslarda en yüksek performans dereceleri olan yüksek çözünürlükte bulunan yüksek çözünürlükte, yüksek çözünürlükte yüksek çözünürlükte bulunan yüksek çözünürlükte bulunan yüksek çözünürlükte bulunan bir dizisine dönüşen bir sabit bir şekilde sabit bir şekilde sabitleyici bir şekilde sabit bir şekilde ayarlanabilir.

Derinlikli Bir Jitter'i Derinleştirmek

Aperture jitter, aynı zamanda bir perperture belirsizlik olarak da adlandırılır, [Dönderlik anında ve ideal örnekleme süresi ile ilgili olarak, her örnek, tam olarak uzay aralığının ürünüdür.[Dönderlik süresine göre).[Dört:2).[Dört:2).[DörtDörtDörtDörtDörtDDDDDDDDDDDD)[DörtDörtDörtDörtDörtDörtDörtDörtDizi) için bir anlık olarak, doğrultme ile ilgili olarak, doğrulanabilir.

[FONT:0) YÖKSİAD (DÜDÜDÜ)[Üye: 2)[Üye: 4) ⁇ ⁇ ⁇ ⁇ ⁇ [DÜye ait [DÜye/Üye/Üye Olmayanlar[Üyeler)

⁇ [DÜ:0)jitter[[[DÜT: 1) Bu hata doğrudan sinyal-to-noise oranını azaltır (SNR), bu da yaklaşık olarak tahmin edilebilir:

[FONT:0) ^ ([DÜDÜDÜDÜDÜDÜDÜŞÜNÜ)[Üye: 2)[Üye Olmayanlar[Üye Olmayanlar[Üyeler)

Yaklaşık 0,5 ps rms jitter ile 100 MHz girişi için, SNR yaklaşık 70 dB ile sınırlıdır - 12bit ADC'nin ölçüm noktasının altında.Katılım frekansları arttıkça, jitter baskın gürültü kaynağı olur. jitter nereden geldiğini anlamak.

Aperture Jitter'in kaynakları

  • [FONT=0)Clock Source Stage Gürültü: [Dönetici: [Dönder: 0] Örnek saat üreten osilatör, doğrudan ADC örnek anda Jitter'i çeviren doğal faz gürültüsüne sahiptir.
  • [FONT:0]Clock Dağıtım Yolu:[Dönetici:[Dönetici: 0,4] Buffers, izler, saat dağıtım ağındaki konektörler gürültü toplayarak jitter ekler, yanlış eşleştirmeler ve non-ideal sonsuzluk.
  • [FONT=0)Power Supply Gürültü: [Dönetici: [Dönetici:0] ADC'nin analog tedarik demiryolu modülünü, jitter'i tanıtmak için içsel örnekleme geçişinin eşiği ve gecikmesini iptal edin.
  • [FONT:0)Substrate ve Mantık Gürültü: [Dönetici: 1) Dijital çekirdeklerden gelen etkinlik, çıkış sürücüleri veya bitişik kanallar örnek devrelere çiftebilir.
  • [FONT:0)Sample-and-Hold Devreleri Olmayanlar:[Dönderlikler:[Dönderlikler ve iz-ve-hold amplifikreasyonlar etkili jitter üretmek için zaman zaman hataları ile etkileşime girebilir.

Bu kaynaklar genellikle katkı sağlar; toplam sistem jitter bütçesi aralarında paylaşılmalıdır. Sonraki, her katkıyı azaltmak için özel, eylemsel taktikler ayrıntılı olarak detaylandırılmalıdır.

Strateji 1: Saat Sistemi Tasarım

Ultra-Low-Phase-Noise Oscillator

Saat kaynağı, örnekleme zamanlamasının temelidir. Yüksek hızlı ADCs için, yüzeysel kristal osilatörleri (XO) aşağıdaki faz gürültüleri ile kullanılır -155 dBc/Hz 100 kHz dengeleme, veya fırın kontrollü kristal osilatörler (OCXO) sıcaklık-kritik uygulamalar için. Bazı tasarımları çalıştırılır:0))) Üst düzey bir IC-FLT (DRO)[DRO)[DRO)[DRO:2surface dalgalar (W) osilatörler (W) osilatörler (OCXOCXO)

Miniksiyon Saat Yolu Aşama Gürültü

Saat sinyali, ortak modları azaltmak için yollanmalıdır: 0,0) Farklı iletim hattı[Dönetici: 1 ) (e.g., LVDS, LVPECL, veya CML) kullanarak, ortak modları azaltmak için, yüksek güçle kontrol edilen saat dağıtım tamponları kullanın (PSRffer) ADC'ye fiziksel olarak yakın bir şekilde sabitlenmiş veya 100 LOW bandı.

Bir Özel Jitter-Temizleme PLL

Sistem saati gürültülü bir referanstan elde edilmesi gerektiğinde (örneğin, arka uçaktan veya FPGA’dan), bir urper temizleme cihazı aracılığıyla beslemesi gerekir.[Dönetici:0)gösterici temizleyiciler[Döneticiler 1 ).Bu cihazlar, yüksek frekanslı faz gürültülerini filtrelemek ve sonra istenen örnekleme oranını çoğaltmak için küçük bir PLL tabloyu kullanır - Texas Instruments, Analog cihazlar ve Silikon Laboratuvarları, 50 fs rms jitter ile entegre jitter temizleyiciler sunar.

Strateji 2: ADC Selection and Architecture

Low Inherent Aperture Jitter ile ADCs seçin

Modern yüksek hızlı ADCs gelişmiş devrelerle tasarlanmıştır:0) Üstteki anlık geçişler[Döneticileri değiştir] (e.g., bootstrapped switch, İncee- veya SiGe-based track-and-hold devreleri) şu anda iç örnekleme belirsizliği en aza indirgeyen bir jitter (düşükümlü)[Döneticileri kontrol altına almak için)

Zamandan Çıkarılmış Mimarlıklar Caution

Zaman-intereard ADCs, aşırı agresyon oranları elde etmek için sabit bir saat aşamalarında birden fazla alt sınıf örnekleme kullanır. ancak, saat faz dengesinde yanlış eşleştirmeler kazanır ve zaman zaman zamanlaması alt-ADCs arasında skew üretir:0) Bir inter-uple-core ADC kullanıyorsanız, satıcı, sürekli olarak resim yapmak veya dijital bir arka plan kalibrasyon döngüsü uygulamak için izin verir.

Datasheet'de ADC Jitter Ölçümünü Doğrulayın

Tüm veri tabloları diğer gürültü kaynaklarından bir aperture jitter ayıramaz.Sürekli bir ölçüme bakın:0.ltra-low-jitter saat kaynağı[Dönt: 1 ) (e.g., Crystal CVHD-950 veya Wenzel 501-30376) ve tam olarak belirtilen analog giriş frekansı ile yapılan ölçümler için bakınız: ADC ADC tarafından yönlendirilen 700 MHz girişi[D)

Strateji 3: PCB Layout ve Signal Integrity

Bir Özel Zemin Planını kullanın ve Layout

Katı, kesintisiz olarak:0) zemin düzlemi[Dönetici: ADC altında, saat osilatör ve analog ön uç zorunlu. PCB'yi analog, dijital ve güç bölümlerine ek olarak, analog bölgeye her sinyalde tek bir tabakada (daha iyi veya alt) tek bir sinyalde yer alan ve analog hatlar üzerinden kullanmak.

Shield the Clock Trace

Saat izlerinin aritme olarak yollanması gerekir:0) Farklı çift[[Dönetici 1] her iki tarafta da (en yüksek frekans bileşeninin her ⁇ /10'unu zemine atlatmak için) bir tek uçlu saat hattı bile zemine dikmek için üst tabakayı zemine dikmek gerekir.Bu, jittereksiyonu azaltabilir.

Güç Supply Decoupling

Güç-tüm gürültü modülasyon geçiş eşini birleştirir, doğrudan bir yığına jitter. tedarik domaini için bir kombinasyon kullanın (-100 μF), seramik kapasitörler (0.1 μF, 1 μF, 10 μF) düşük eşdeğer bir dizi direnç (ESR) ve bir ferrite bead veya düşük performanslı bir regülatörü kullanın (LDO) tedarik domaini için.ADC tedarik pimleri için mümkün olduğunca yakın.

Signal Paths Kısa tutun ve Eşleştirin

Analog giriş ve saat sinyali yolları birkaç milimetre içinde spertize edilmeleri için uzun zamandır eşlemeli olmalıdır.Dörtücük açma işlemine izin verilen bir dizi son dereceyi azaltın.For the Analog input, consider anFLT:4.[tr|Döneticileri değiştir].[tr|Döneticileri)|send|send|send|send|s rightt tr|s tr|s rightt tr|s tr|s tr|s the right tr|s rightt tr|s rightt tr|s tr|s the right tr|s tr|s the tr|s the the the the the tr|tr|s tr|s the the the the the the the tr|s the tr|s the tr|s tr|s tr|s the tr|s the tr|tr|tr|s the the the the tr|s the the the the the the

Strateji 4: Analog Front-Bitiş Tasarımı

Sürücüyü optimize edin

ADC'yi yönlendiren yükselteç yeterli bant genişliği, düşük gürültü ve yüksek oranda zayıf bir oran. Yavaş bir amplifikatör taklit eden zamanlama hataları tanıtabilir. Tüm diferansiyel yükselteç (FDA) ADC giriş pimleri ile fiziksel olarak bir sonraki sırada sürücüyü seçin.

Anti-Aliasing Filter Ekle

ADC'nin giriş sinyali bantını sınırlamadan önce anti-aliasing filtre (AAF) iki nedenden dolayı faydalıdır: Bu, sinyalin maksimum boyutunu azaltır, böylece verilen bir jitterin neden olduğu yüksek frekanslı gürültüyü azaltır ve Nyquist frekansının% 60-70'ini engeller.

Ekstra izolasyon için bir örnekleme (SHA) düşünün

Bazı uygulamalar dışsal bir örnekleme özelliği kullanılarak yapılır:0) ADC'nin analog giriş gürültüsünden ve daha hızlı bir şekilde yerleşmesini sağlar, güç ve karmaşıklık sağlar.Sürüst yüksek frekanslı uygulamalar (örneğin, SHA aynı (veya özel) tarafından yönlendirilir.

Strateji 5: Dijital Posta-Processing Techniques

Birden fazla dönüşümden geç

Eğer sinyal tekrarlanırsa (örneğin, bir test ortamında veya FMCW radarında), birden çok örnekden oluşan bir ses, jitter-indüklenmiş gürültüyü, ortalamaların kare kökü tarafından azaltır.Bu, jitter gerçekten rastgele olduğunda en iyi çalışır.

Dijital Filtreleme, Out-of-Band Gürültüyü Azaltmak

jitter gürültüsü, faiz oranına göre orantılı olduğundan, frekans spektrumuna yayılır. Ancak, dar bant sinyalleri için, dijital bir filtre (örneğin, yüksek siparişli bir filtre) FPGA'lar içinde jitter gürültüsünü kaldırabilir.

Adaptif Eşitleştirme ve Düzeltme

Gelişmiş dijital düzeltme algoritmaları, jitter'i bilinen modellerden (örneğin, bir pilot ton) tahmin edebilir ve katkısını çıkar.For time-intereard ADCs, dijital zamanlama-skew calibration loops yaygındır. Bazı yüksek uç ADCs teklif etti-inFLT:0).

Pratikler ve Ticaret-offlar

Maliyet vs. Performans

En yüksek OCXO ve jitter-teer ICs, yüzlerce dolara mal olabilir. Birçok sistemde, sağlam bir zemin uçağı ile 4 katmanlı bir güç uçağının maliyeti etkisizdir; kristal osilleri tamamen temizlenmez, ki bu da 20 $ altında bir sürü cs gitter sunar.

Güç Dissipation

Düşük hız dağılımı genellikle yüksek hızlı CML veya LVPECL tamponları her biri 100-200 mW'yi ayırıyorsa, batarya çalıştırılmış taşınabilir cihazlar, sistemin daha düşük saat hızlarında biraz daha yüksek bir jitter katlayabileceğini veya daha düşük bir güç HCSL tamponunu kullanmayı değerlendirin.

Termal Etkileri

Sıcaklık değişiklikleri saat seslerinin fazını etkiler (özellikle TCXOs karşı OCXOs) ve ADC örnekleme yolundaki içsel özellikleri.Sürekli istikrarlı bir ortamda ADC'nin saat kaynağı ve ADC'nin temel özelliklerini sağlayın.

Gelişmiş Konular: Ölçme ve Değerlendirme Aperture Jitter

jitter azaltma stratejilerinizin etkili olduğunu doğrulamak için, doğru ölçümlere ihtiyacınız var. Ortak yöntemler şunları içerir:

  • [FONT=0]Bistatik Sinusoidal Histogram testi:[Dönemli frekansın temiz bir sinüsoidi uygulayın ve çıktı kodlarının histogramını ölçmek. Gürültü histogramı jitter ile ilgili karakteristik bir şekle sahiptir.
  • [FONT=0)Phase Gürültü Jitter Dönüşümü: Saatin faz gürültüsü sinyal kaynağı analiz cihazı ile (örneğin, Keysight E5052B) ve bir dengeleme frekansı grubu üzerinde entegre etmek (örneğin, 1 kHz ile 100 MHz).
  • [FONT:0]İki-Tone IMD Test:) İki ton uygulayın ve intermodülasyon bozulmasını ölçmek; jitter frekansı artıran belirli bir zemine neden olur.
  • [FONT:0)Direct Jitter Ölçümü:[Dönetici:[Dönetici:0) Düşük jitter bant genişliği (örneğin, > 40 GHz saat kenarını ölçmek ve jitterini doğrudan hesaplamak için.

Ek okuma için, IEEE, jitter karakterizasyonu (FLT:1) dahil ADC testinde kullanılmaktadır.

Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç Sonuç

Aperture jitter, yüksek hızlı ADC sistemlerinde temel bir performans limitidir, ancak teorik sınırların gerektirdiği bir engel değildir.Seksle tüm sinyal zincirini dikkatlice seçerek - düşük seviyeli bir sistemle başlayın.