Стійкість систем управління є фундаментальною для безпечної та ефективної роботи всього від промислових роботів до автономних транспортних засобів. Два міжвідомих параметрів, які критично впливають на цю стійкість, є частотою вибірки контролера та затримкою обчислювальної системи. Хоча часто розглядаються окремо, їх комбінований ефект може зробити різницю між добре знешкодженим реагуванням та катастрофічним коливанням. Ця стаття забезпечує поглиблений вигляд, як швидкість зразка і затримка, впливає на стабільність системи, пропонуючи практичні рекомендації для інженерів, що проектування в реальному часі систем керування.

Основи зразкового курсу в цифровому контролі

У будь-якій системі цифрового керування контролер читає вимірювання датчиків, обчислює дію контролю, і виводить команду при дискретних інтервалах. Частота цих оновлень є Контрольник швидкості зразка], зазвичай виражається в Hertz (Hz) або як час зразка T]]] (секунди за зразка). Курс продиктує, як часто контролер може реагувати на зміни в зміні процесу. Більш високий рівень зразка зазвичай дозволяє контролеру відстежувати швидше динаміку і відхиляти ефективніше.

The Nyquist-Shannon Sampling Theorem (Саннон)

Принциповий обмеження швидкості зразка походить від Nyquist-Shannon sympling теорема: точно реконструювати безперервний сигнал, частота відбору повинна бути принаймні двічі найвища частота компонента, присутні в сигналі. У системах керування це означає, що швидкість зразка повинна бути більш ніж в двічі замкненою пропускною здатністю системи. Осокорення нижче цього порогаду призводить до аліментації, де високочастотні сигнали маскарад як низькочастотні порушення, деградую стабільність і продуктивність. Інженери, як правило, встановлюють швидкість зразка 10 до 20 разів вище, ніж достатній замкнений поломка.

Для більш глибокого занурення в критерію Нікіста, див. стаття Вікіпедії про теорему Никісто-Шаннонезайняти .

Побудована деле: джерела та вимірювання

Відразкова затримка, часто називається затримки вводу або відмерлого часу, є час, який клаптується з коли вимірювання датчика проводиться до того, як наноситься відповідне управління. Ця затримка виникає з декількох джерел:

  • Sensor збирання та затримки перетворення: Час оцифровки аналогових сигналів датчика (перетворення ADC).
  • Комунікаційний ріст: Виставки на автобусах (CAN, Ethernet, SPI) або бездротових зв'язків.
  • Процесорний час обчислення: Час виконання алгоритмів управління, фільтрування та логіка.
  • Затримка перетворення вводу: Цифровий-аналіз (DAC), що встановлює час або затримки водія.

Відшкодування часто виражається як дроб періоду вибірки T]]. У багатьох реалізованих в режимі реального часу загальна затримка передбачається бути одним періодом зразка (або менше), але на практиці вона може змінюватися з навантаженням процесора, перервою, і задньою джиттером.

Вплив на фазі маргін

Деле вводить фазу лагу пропорційно частоті сигналу. Для простої затримки часу τ, фаза лаг при частоті ω] φ] = −]]] ] редіанів. У контрольній петлі ця додаткова фаза лагує фази, ключова стійкість метрична. Фазаний запас нижче 30 градусів часто призводить до поганого занурення або коливного реагування. Тому багаточастотні затримки можуть бути навіть затримки.

Перетворення швидкості зразка і затримки на стабільності

Зразок швидкості та затримки обчислень не є незалежним. Підвищення швидкості зразка (зниження T]]) в цілому знижує затримку задньої частини, але може збільшити обчислювальне навантаження, потенційно розширити загальну затримку в абсолютному часі. Зовні, зниження швидкості зразка зменшує обчислювальну тягар, але збільшує подачу між вимірюваннями та контрольними діями, боляче чуйність.

З точки зору дискретного контролю система аналізується за допомогою z-transform і root locus] техніки. Закриті стовпи переходять з одночасно зразковим часом і затримкою. Правило великого пальця полягає в тому, що загальна петля затримка повинна бути меншою, ніж про один-тонкий час, що постійно стійка для стабільності повинна бути міцною. У багатьох підручниках доступний бюджет затримки виражається як дроб інтервалу зразка; покладні частоти може затримуватися.

Фази-Lag Компенсація та фільтрування

Консультації дизайнерів іноді використовують фазові-лідерні компенсаційні або Сміт-проектори для протидії впливу затримки. Однак ці методи мають обмеження. Наприклад, Сміт-проектор спирається на точний модель заводу; помилки моделювання можуть викликати нестабільність. Анти-алюзуючі фільтри, при необхідності також вводити фазу відставання і повинні бути враховані за за затримку бюджету.

Практичні рекомендації щодо дизайну та торгівлі

Оптимальна швидкість зразка і затримка є багатовимірною проблемою. Наступний стіл підбиває торгівлю:

ParameterHigh ValueLow Value
Sample RateFaster response, better disturbance rejection, higher computational load, tighter delay budgetLower computational load, larger phase margin erosion per delay, increased quantization error
Computational DelayDegrades phase margin, limits achievable bandwidth, may require compensationBetter stability, allows higher sample rates, more expensive hardware

Вибір швидкості зразка на основі системних динаміків

Системний підхід починається з визначення природної частоти системи і бажаної замкненої смуги. Для систем другого порядку, швидкість зразка повинна бути принаймні 10 разів, ненависна природна частота. Для систем з шумом датчика, перенапругою і децимації може поліпшити дозвіл без збільшення частоти виконання. Інженери повинні також розглянути можливість процесора для виконання алгоритму управління в інтервалі вибірки; це часто диктує верхній межі на швидкості зразка.

Мінімізація обчислювальної затримки

Для зменшення затримки:

  • Використання апаратних засобів з детермінатичним виконанням (наприклад, масиви польових програм, FPGA, або операційних систем, RTOS).
  • Оптимальний код, що зменшує математичні операції (наприклад, фіксована точка арифметичної, таблиці для пошуку).
  • Придбання датчика трубопровідної системи з обчисленням де можливо.
  • Виберіть протоколи зв'язку з низькою тримією (наприклад, QSPI замість I2C).

Практичний ресурс на стаціонарному розкладі в режимі реального часу доступний з

Кейсінг у стабільній незламності

Робототехніка: контроль крутного моменту High-Bandwidth

У колаборативних роботах петлі керування крутним моментом часто бігаються на 1–10 кГц. Розрахункова затримка 50 мікросекундів (0.05 мс) вже вводить 0.5° фази лаг на 100 Гц, зменшення фази по декількох градусах. Якщо процесор перевантажений і час петлі змінюється, отриманий Джиттер може викликати обмеження циклів або непрохідна коливання. Дизайнери повинні ретельно профіліти час виконання гірководних і додати терміни запасів.

Аерокосмічний простір: Аутація контролю польоту

Системи керування польотами (флі-в-в) вимагають надзвичайно детермінативного часу. Частота зразків 400–800 Гц є загальними, а загальна петля затримка повинна бути під 2–3 мілісекунди. Затримка всього одного додаткового мілісекунду через повільний автобус або важке навантаження на процесор призвело до пілотно-індукованих коливань (PIO) в деяких авіаносних прототипах. Обов'язкове тестування та апаратно-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в-в

Для подальшого читання по запасах стійкості польоту див. NASA Технічні звіти Сервер: Обробка запитів та стабільності маргінів.

Додаткові характеристики: змінні тарифи зразків та багатоканальні системи

Деякі сучасні контролери використовують змінні норми проби для адаптації навантаження процесора, але це вводить непередбачуваність. Багаторазові системи використовують різні частоти вибірки для різних петлей управління (наприклад, швидке внутрішня петля струму, повільніше зовнішній петля позиції). Успішне і затримка взаємодії між тарифами необхідно ретельно проаналізувати за допомогою мультиретичних методів.

Джиттер і його вплив на стабільність

Jitter—варіація в інтервалі зразка або затримки — може бути більш шкідливим, ніж фіксована затримка, оскільки вона представляє нелінійності і може виявляти високочастотні режими. Реальні операційні системи з передчасним плануванням може зменшити джиттер, але ретельне завдання пріоритету і переривання обробки є критичним. Для жорстких систем реального часу, використовуючи апаратний таймер, щоб викликати вибір, усувається програмне забезпечення джиттера.

Висновок

Швидкість та швидкість складання контролера - це два важелі, які інженери повинні балансувати для досягнення стабільного, високопродуктивного контролю. Вища швидкість вибірки покращує чуйність, але затягує бюджет затримки і збільшує обчислювальний попит. Надлишок затримки рифового маржі, потенційно веде до коливань або нестабільності. З розумінням критерію Nyquist, механіки фази, практичні обмеження обладнання та програмного забезпечення, дизайнери можуть вибрати відповідні норми проби, мінімізувати затримки через ретельне виконання, і валідувати стабільність за допомогою імітації і експерименту. В кінцевому підсумку, надійна система управління є одним, де швидкість зразка, затримка та алгоритм складність гармонізовані для задоволення динамічних вимог програми.

Для тих, хто шукає більш математичне лікування, Товариство з обмеженою вiдповiдальнiстю публікує папiї на системах затримки дискретних часiв; приклад "Страгезивний аналіз зразків систем контролю за даними введення".