Table of Contents
ثبات سیستم های کنترل برای عملکرد ایمن و کارآمد همه چیز از روبات های صنعتی به وسایل نقلیه مستقل اساسی است.دو پارامتر مرتبط که به طور انتقادی بر این ثبات تأثیر می گذارد، نرخ نمونه کنترل کننده و تأخیر محاسباتی است، در حالی که اغلب به طور جداگانه در نظر گرفته می شود، اثر ترکیبی آنها می تواند تفاوت بین پاسخ به خوبی آسیب دیده و نوسانات فاجعه بار ایجاد کند.
اصول نرخ نمونه در کنترل دیجیتال
در هر سیستم کنترل دیجیتال، کنترل کننده اندازه گیری سنسور را می خواند، یک عمل کنترل را محاسبه می کند و فرمان را در فواصل گسسته خروجی می دهد. فرکانس این به روز رسانی ها (FLT:0) نرخ نمونه به طور معمول در هرتز (Hz) یا به عنوان زمان نمونه (F:2t [F4]) تغییر می دهد.
دانلود بازی The Nyquist-Shannon Collection Theorem
محدودیت اساسی در نرخ نمونه از [Fyquist-Shannon نمونه برداری می آید: برای دقیق بازسازی سیگنال پیوسته، فرکانس نمونه برداری باید حداقل دو برابر بالاترین جزء فرکانس موجود در سیستم های کنترل فرکانس، این بدان معنی است که نرخ نمونه باید بیشتر از دو برابر پهنای باند بسته سیستم باشد.
برای یک شیرجه عمیق تر به معیار Nyquist، به مقاله ویکی پدیا در مورد نظریه نایست-Shannon اشاره کنید .
تاخیر محاسباتی: منابع و اندازه گیری
تأخیر محاسباتی، که اغلب به عنوان تأخیر ورودی یا زمان مرده نامیده می شود، زمان از زمانی است که اندازه گیری سنسور تا زمانی که خروجی کنترل مربوطه اعمال شود، نمونه برداری می شود.
- ] تأخیر خرید و تبدیل: زمان برای دیجیتالی کردن سیگنال های سنسور آنالوگ (ADC تبدیل).
- تأخیر در ارتباط: تاخیر در اتوبوس (CAN، Ethernet، اشپیگل) یا لینک های بی سیم.
- ] زمان محاسبه: [FLT 1 ] زمان اجرای برای کنترل الگوریتم ها، فیلترینگ و منطق.
- [[۱] [۱۰] [۱] [۱۰] [۱۰] [۱] [۱] [۱] [۱] [۱]] [۳] [۱]] [۱] [۱] [۱] [۱]] [۳] [۱] [۱] [۱]] [۳] [۲]] [۲]] [۲] [۲] [۲] [۲]] [۲] [۳] [۱] [۲] [۲]] [۲] [۲] [۹] [۱]] [۲] [۲] [۱]]] [۱]] [۲] [۲] [۲]]]]] [۲]]]]] [۲] [۲] [۲] [۲] [۲] [۹] [۲] [۹] [۹] [۱] [۲] [۲] [۲] [۲] [۲] [۲] [۹] [۹]] [۱] [۱] [۱] [۱] [۱] [۹] [۲] [۲] [۲] [۹] [۹]]]] [۲] [۲]] [۹] [۹
تأخیر محاسباتی اغلب به عنوان بخشی از دوره نمونه (FLT:0) T بیان می شود در بسیاری از پیاده سازی های زمان واقعی، کل تاخیر به عنوان یک دوره نمونه (یا کمتر)، اما در عمل می تواند با بار پردازنده، قطع، و زمان بندی پیچیده متفاوت است.
تأثیر بر روی فاز مارجین
تأخیر یک مرحله را متناسب با فرکانس سیگنال معرفی می کند (برای یک تاخیر زمانی ساده ، فاز تاخیر در فرکانس است؛ زیرا سرعت پایین در حاشیه (FLT:4) = − [FLT6: [F7] پهنای باندهای پهنای باندهای کوچک، اغلب می توانند یک نوسان چند درجه را کاهش دهند.
بازی Interplay of Sample Rate و Delay on Balance
نرخ نمونه و تاخیر محاسباتی مستقل نیست، افزایش نرخ نمونه (کاهش به طور کلی کاهش تأخیر در هرample اما ممکن است بار محاسباتی افزایش، به طور بالقوه گسترش کل تاخیر در زمان مطلق.
از دیدگاه کنترل زمان گسسته، رفتار سیستم با استفاده از فرم تجزیه و تحلیل می شود رفتار سیستم با استفاده از تکنیک های بسته حلقه با زمان بیش از حد نمونه و تاخیر حرکت می کند. یک قاعده کلی این است که حلقه باید کمتر از یک دوره ثابت فشار برای بسیاری از کتاب های درسی ثابت باشد.
جبران خسارت و فیلتر کردن فاز-Lag
طراحان گاهی اوقات از جبران خسارت ناشی از فاز یا پیش بینی های اسمیت برای مقابله با اثرات تاخیر استفاده می کنند، با این حال، این روش ها محدودیت هایی دارند.به عنوان مثال، پیش بینی کننده اسمیت به یک مدل دقیق گیاه متکی است؛ خطاهای مدل سازی می تواند باعث بی ثباتی در فیلترهای ضد مالی شود، در حالی که لازم است، همچنین فاز عقب را معرفی کند و باید در بودجه تاخیر حساب شود.
دستورالعمل های طراحی عملی و اخراج های تجاری
بهینه سازی نرخ نمونه و تاخیر یک مشکل چند منظوره است. جدول زیر خلاصه های تجاری:
| Parameter | High Value | Low Value |
|---|---|---|
| Sample Rate | Faster response, better disturbance rejection, higher computational load, tighter delay budget | Lower computational load, larger phase margin erosion per delay, increased quantization error |
| Computational Delay | Degrades phase margin, limits achievable bandwidth, may require compensation | Better stability, allows higher sample rates, more expensive hardware |
انتخاب نرخ نمونه بر اساس سیستم دینامیک
یک رویکرد سیستماتیک با شناسایی فرکانس طبیعی سیستم و پهنای باند حلقه بسته مورد نظر برای سیستم های سفارش دوم شروع می شود، نرخ نمونه باید حداقل 10 برابر فرکانس طبیعی بدون فرمت باشد.برای سیستم هایی با سر و صدا سنسور، بیش از حد و decimation می تواند بدون افزایش سرعت کنترل نمونه، رزولوشن را بهبود بخشد.
مینیمال کردن تاخیر محاسباتی
برای کاهش تاخیر:
- از سخت افزار با اجرای تعیین کننده (به عنوان مثال، آرایه های درب قابل برنامه ریزی، FPGA ها یا سیستم عامل های زمان واقعی، RTOS) استفاده کنید.
- بهینه سازی کد با کاهش عملیات ریاضی (به عنوان مثال، ریاضی نقطه ثابت، جداول جستجو).
- خرید سنسور خط لوله با محاسبه در صورت امکان
- پروتکل های ارتباطی را با تاخیر کم انتخاب کنید (به عنوان مثال QSPI به جای I2C).
یک منبع عملی در برنامه ریزی زمان واقعی از صفحه سیستم زمان واقعی (FLT:1) در دسترس است.
مطالعات موردی در شکست ثبات
Robotics: High-Bandwidth کنترل گشتاور
در ربات های مشترک، حلقه های کنترل گشتاور اغلب در 1 تا 10 کیلوهرتز اجرا می شوند.یک تاخیر محاسباتی 50 میکرو ثانیه ( 0.05 متر) در حال حاضر یک فاز 0.5 درجه تاخیر در 100 هرتز را معرفی می کند، کاهش حاشیه فاز توسط چندین درجه.اگر پردازنده اضافه شده و زمان حلقه متفاوت است، ریتم نتیجه می تواند باعث محدودیت چرخه یا صدای طراحان شود.
فضا: کنترل پرواز
سیستم های کنترل پرواز (پرواز به سیم) نیاز به زمان بسیار تعیین کننده دارند.میزان نمونه 400 تا 800 هرتز رایج است و کل تاخیر حلقه باید زیر 2 تا 3 میلی ثانیه باشد.یک تاخیر تنها یک میلی ثانیه اضافی به دلیل یک اتوبوس آهسته یا بار سنگین CPU منجر به نوسانات ناشی از خلبان (PIO) در برخی از نمونه های اولیه هواپیما.
برای مطالعه بیشتر در مورد حاشیه های ثبات کنترل پرواز، ببینید [FLT:NASA گزارش های فنی: مدیریت حاشیه ها و حاشیه های ثبات .
پیش بینی های پیشرفته: نرخ های نمونه متغیر و سیستم های چند-Rate
برخی از کنترلگران مدرن از نرخ های نمونه متغیر برای انطباق بار پردازنده استفاده می کنند، اما این قابلیت پیش بینی را معرفی می کند.سیستم های چند منظوره نرخ های مختلف نمونه را برای حلقه های مختلف کنترل مختلف (به عنوان مثال، حلقه جریان سریع داخلی، حلقه موقعیت بیرونی کندتر) باید با استفاده از روش های چند منظوره z-transform تجزیه و تحلیل شوند.
Jitter و اثر آن بر ثبات
Jitter – متغیر در فاصله نمونه یا تاخیر – می تواند آسیب پذیرتر از یک تاخیر ثابت باشد زیرا غیر خطی را معرفی می کند و می تواند حالت های عملیاتی با فرکانس بالا را با برنامه ریزی پیشگیرانه تحریک کند که می تواند باعث کاهش سخت تر شدن جو شود، اما تخصیص دقیق اولویت و قطع کار برای سیستم های سخت زمان واقعی، با استفاده از یک سخت افزار سخت افزار برای نمونه برداری نرم افزار صوتی.
نتیجه گیری
سرعت نمونه کنترل کننده و تاخیر محاسباتی دو اهرم است که مهندسان باید تعادل برای دستیابی به کنترل پایدار و با عملکرد بالا را حفظ کنند.یک نرخ نمونه بالاتر پاسخگو بودن را بهبود می بخشد، اما محدودیت های تاخیر و افزایش تقاضای محاسباتی را تشدید می کند. تأخیر اضافی باعث می شود تا حد زیادی کاهش یابد و به طور بالقوه منجر به نوسان یا بی ثباتی شود.
برای کسانی که به دنبال درمان ریاضی بیشتر هستند، انجمن سیستم های کنترل IEEE مقالات را در سیستم های تاخیر زمانی گسسته منتشر می کند؛ مثالی است از تجزیه و تحلیل قابلیت نمونه سیستم های کنترل داده با تاخیر ورودی .