طراحی مدارهای دیجیتال کم قدرت برای کاهش مصرف انرژی در دستگاه های الکترونیکی ضروری است.این مقاله در مورد تکنیک های کلیدی و محاسبات مورد استفاده برای دستیابی به قدرت پایین در طراحی مدار دیجیتال بحث می کند.

تکنیک های طراحی کم قدرت

چندین تکنیک می تواند برای به حداقل رساندن مصرف برق در مدارهای دیجیتال استفاده شود، این شامل ساعت گرم کردن، قدرت و مقیاس ولتاژ ساعت است که سیگنال ساعت را به ماژول های غیر فعال، کاهش قدرت پویا تبدیل منبع برق به بلوک های بیکار، کاهش ولتاژ ثابت کاهش می دهد.

محاسبه برای مصرف برق

مصرف برق در مدارهای دیجیتال عمدتا از اجزای پویا و استاتیک تشکیل شده است.قدرت پویا با استفاده از فرمول محاسبه می شود:

[[ویرایش] [[[ویرایش] [[[ویرایش]] [[[ویرایش]]] [[[[ویرایش]]] [[[[ویرایش]] ] [ [FLT] ] ] [ ] [ [ ] [ [ ] [ ] [ [ ] [ [ ] [ [ ] [ [ ] [ ] [ [ [ ] [ ] [ ] [ ] [ ] [ ] [ ] [ [ ] [ ] [ ] [ [ [ ] [ ] [ ] [ [ [ ] [ ] [ ] [ ] [ [ ] ] ] ] [ ] [ ] ] ] ] [ [ [ ] [ [ [ [ [ ] [ [ [ [ ] [ ] [ [ [ [ [ ] ] ] [ [ [ [ ] ] ] ] [ [ [ ] ] ] ] ] ] [ [ [ [ [ [ [ [ [ [ [ [ [ [ [ [ [ [ ] ] ] ] ] ] ] ] ] ] ] [ [ [ [ [ [ [ ] [ [ [ [ [ [ [ [ [ [ [ [ [ [ ] ] ] ] ] ] ] ] ] ] ] ] ]

در جایی که α عامل فعالیت تغییر است، C بارگذاری ، خازن بار است، V ولتاژ عرضه است و f فرکانس است که قدرت استاتیک بستگی به جریان نشت دارد و به عنوان محاسبه می شود:

[[ویرایش] [۱] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰]] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰] [۱۰] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۴] [۴] [۴] [۴] [۴] [۴] [۴] [۵] [۴] [۴] [۴] [۵] [۵] [۳] [۴] [۳] [۴] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [۳] [بر [۳] [۳] [بر [۳] [بر [بر [۳] [۳] [۳] [۳] [۳] [۳] [۴] [۴] [۳] [۳] [۳] [۳] [۳] [۳]

طراحی ذهنیت

هنگام طراحی مدارهای کم قدرت، مهم است که عملکرد و صرفه جویی در قدرت را متعادل کنید.کاهش ولتاژ عرضه می تواند قدرت را کاهش دهد، اما ممکن است بر سرعت مدار تأثیر بگذارد.با استفاده از دامنه های قدرت چندگانه اجازه می دهد قدرت انتخابی علاوه بر این، بهینه سازی معماری مدار و انتخاب ترانزیستورهای کم ولتاژ به بهره وری قدرت کمک کند.

  • ساعت گرم کردن
  • ولتاژ
  • قدرت گرم کردن
  • ترانزیستورهای کم ارتفاع