Digitaalisen logiikan suunnittelun tehonkulutuksen vähentäminen on olennaista energiatehokkuuden parantamiseksi ja laitteiden akun käyttöiän pidentämiseksi. Eri menetelmiä ja strategioita voidaan käyttää optimoimaan tehonkäyttöä vaarantamatta suorituskykyä. Tässä artikkelissa tarkastellaan keskeisiä tekniikoita ja esitellään asiaan liittyviä tapaustutkimuksia.

Tehooptimoinnin tekniikat

Suunnittelijat käyttävät useita lähestymistapoja minimoidakseen virrankulutuksen. Näitä ovat kelloportti, teho gating ja jännite skaalaus. Kello gating vähentää dynaamista tehoa sammuttamalla kellosignaalin inaktiivisille moduuleille. Virtaportti edellyttää virransyötön katkaisemista virtalähteiltä virtapiirin joutokäytyksille. Jänniteskaalaus säätää syöttöjännitteen alemmalle tasolle, vähentää tehonkäyttöä säilyttäen hyväksyttävän suorituskyvyn.

Menetelmät digitaalisessa logiikkasuunnittelussa

Matalatehoisten suunnittelutekniikoiden toteuttaminen vaatii huolellista suunnittelua suunnitteluprosessin aikana. Monikynnysten CMOS-tekniikat, mukautuva runko harhauttava ja tehokas logiikkasynteesi auttavat vähentämään merkittävästi tehonkulutusta. Lisäksi sopivien logiikkatyyppien valinta ja piirien optimointi voivat vähentää merkittävästi virrankulutusta.

Tapaustutkimukset

Yksi tapaustutkimus koski mobiiliprosessoria, joka on integroitu kellon gating- ja dynaamisen jännitteen skaalaukseen. Nämä menetelmät johtivat 30%:n pienenemiseen virrankulutuksessa joutokäyntitilassa. Toinen esimerkki on matalatehoinen FPGA-suunnittelu, joka käytti voimansiirtoa ja optimoitua logiikkasynteesiä, jolloin kokonaistehon käyttö väheni 25 prosenttia vaikuttamatta suorituskykyyn.

  • Kellonportaat
  • Virtaportti
  • Jänniteskaalaus
  • MonikynnysYMJ:t
  • Optimoitu piirin asettelu