ענפי-Programmable Gate Arrays (FPGAs) הפכו הכרחיים במערכות דיגיטליות מהירות מודרניות, המציע גמישות וביצועים ללא תחרות עבור יישומים החל מטלקומוניקציה ומרכזי נתונים למסחר גבוה ואווירה.עם זאת, תכנון מערכות מבוססות FPGA שפועלות בתדרים טכנולוגיים רבים-ג'רצ'נץ מציג שורה של אתגרים מורכבים הדורשים מומחיות עמוקה בתזמון, סגרה, ומעבדות אסטרטגיות ניהוליות מתקדמות.

מערכות מהירות מבוססות FPGA

FPGAs הם מעגלים משולבים שניתן להפעיל מחדש לאחר הייצור כדי ליישם פונקציות לוגיות מותאמות אישית.בניגוד לפונקציות Integrated Circuits (ASICs), FPGAs לאפשר קידוד מהיר ועדכוני שטח, מה שהופך אותם אידיאלי עבור יישומים במהירות גבוהה שבו גישות זמן לשוק והתאמה ישירות על ידי FP2 מכיל בלוקים IP קשים כגון Trans-speedceivers (עד 112 Gbps, לדוגמה, מעבדים מבוססי DFP2, מעבדי נתונים ⁇ s, על ידי מעבדים, , RMS.

היתרון הבסיסי של FPGAs הוא אדריכלות המקבילה שלהם. בעוד CPUs ו GPUs להסתמך על ביצוע הוראה ניתוק, FPGAs יכול ליישם אלפי מסלולי עיבוד מקבילים, כל אחד פועל בתדרי שעון גבוהים. עם זאת, מקבילה זו מציגה מורכבות עיצוב: כל נתיב אות חייב להיות מנוהל בקפידה כדי לעמוד במגבלות התזמון, ואת הפריסה הפיזית של FPGA וסביבתה חייב לשמור על אות במהירויות מרובות-GB.

אתגרים עיצוביים גדולים במערכות FPGA מהירות

תכנון מערכות מבוססות במהירות גבוהה FPGA כרוך בהפחתת אתגרים הקשורים למספר רב.למטה, אנו בודקים כל אתגר בעומק, משלמות אות ועד ניהול תרמי, ודן כיצד הם משפיעים על ביצועי המערכת ואמינות.

1.התערות אות ב- Multi-Gigabit Speeds

יושרת אות (SI) היא אולי הדאגה הקריטית ביותר בעיצובים מהירים FPGA.כפי ששיעורי הנתונים מטפסים מעל 1 Gbps, אפקטים פיזיים שאינם ניתנים למניעה בתדרים נמוכים הופכים דומיננטיים.התנהגות קו ההעברה, אי התאמה לקויה, צולב, והתערבות אלקטרומגנטית (EMI) יכולה להשחית נתונים ולגרום כשלים במערכת.

בעיות נפוצות של SI כוללות:

  • (FLT:0) השתקפות של ⁇ FLT:1 נגרמת על ידי חוסר התאמה בין FPGA פלט, עקבות PCB ו המקלט.
  • (ב) מ[[1924]], [[1924]]]], [[1924]]]], [[1924]]]], [[1924]]]]]], [[1924]]]]]], [[1924]]]]]]]], [[1924]]]]]]]]]], [[1924]]]]]]]] ו[[1924]]
  • (ב) אספקת אספקת רעשים:0) 1 (FLT:1) כי זוגות לתוך נתיבי אות. רשתות הפצה של כוח נמוך-אימפריאל (PDN) עם כופינים דילול נאותים נדרשים.
  • (ב) ממקורות השעון, רעשי הכוח ו- ISI. Deterministic jitter toתחזק את שולי התזמון.

כדי להקל על נושאים אלה, מעצבים מסתמכים על כלי סימולציה כגון Ansys HFSS, קדינס Sigrity, או HyperLynx כדי מודל נתיבי אותות לפני ייצור. תרשיםs העין, S-parameters, ו-Time-domainometry (TDR) מזימות הם מדדים סטנדרטיים סטנדרטיים להערכת ביצועי SI.לדוגמה, דיאגרמת עיניים עם "עין רחבה" מצביעה על רעש נמוך ושפל, בעוד ששבר עיניים סגור מציע אותות חמורים.

תזמון קלויג: Achieving Design Target Frequencies

סגירת תזמון כוללת הבטחת כי כל הרשומות בהגדרה של FPGA והחזקת מגבלות זמן בתדירות השעון היעד. עיצובים מהירים לעתים קרובות לדחוף את הגבולות של הבד FPGA, הדורש סינתזה קפדנית, מיקום, ו routing. מודרני FPGAs תמיכה שעון תדרי 1 GHz בלוקים ייעודיים (למשל, transceivers, PLL), אבל הלוגיקה הכללית בד בדרך כלל בין דרישות MVP למעלה מ -200 אלה.

היבטים מרכזיים של סגירת התזמון כוללים:

  • (FLT:0) קביעת מגבלות שעון מדויקות 1R, כולל תקופת שעון, ג'ייטר ועיכובים קלט / קידוד.כלי כמו יודו של שיlinx או Quartus של אינטל משתמשים ב-Synopsys Design Constraints (SDC) פורמט.
  • (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (FLT:0) ,PipeliningFLT:1 נתיבים ארוכים המשלבים את הנתיב הקריטי כדי להפחית את אורך הנתיב הקריטי.לדוגמה, סולם 32 סיביות ניתן לחדור לתוך שלבים מרובים לרוץ בתדרים גבוהים יותר.
  • (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • (FLT:0) שימוש במשאבים חומרה ייעודיים של חומרה 1FLT:1, כמו DSP48 בלוקים (Xilinx) או ALM /ALUTs (Intel) אשר הם אופטימיזציה למהירות.

למרות טכניקות אלה, סגירת התזמון לעתים קרובות דורשת סינתזה וריצה במקום והמסלול, כמו גם התערבות ידנית.מעצבים עשויים להיות צריכים לסחור באזור במהירות או להירגע מגבלות על מסלולים לא קריטיים. כלים מתקדמים מציעים איסוף מצטבר והגדרה חלקית כדי להפחית את זמן ההצתה.

Power Contion and thermal Management

פעולה מהירה גבוהה מגבירה באופן טבעי את צריכת החשמל הדינמית, אשר בקנה מידה ליניארי עם תדירות ו quadratly עם מתח.ב- FPGAs גדול עם מאות אלפי תאים לוגיים ו transceivers במהירות גבוהה, כוח הכולל יכול לעלות על 50-100 וואט.זה מייצר חום משמעותי, עלייה בטמפרטורות מת כי ביצועים ואמינות.

צריכת חשמל ב- FPGAs יש שלושה מרכיבים: דינמי (מתפתל), סטטי (החלמה), ו- I/O כוח. עיצובים מהירים מגבירים את העוצמה הדינמית בשל תכופים תכופים של רשתות ועצי שעון.

  • (ב) ⁇ :0) ו-Terquency Scaling (DVFS)cioFLT:1 - הורדת מתח הליבה ותדירות השעון במהלך תקופות של idle.
  • (ב) ,0)לוק גלינג'ר 1:1 - ענפי שעון מתפוררים ללוגיקה בלתי מנוצלת כדי להפחית את פעילות המעבר.
  • (ב) ,0) ,Power gatingFLT:1 - סגירת אזורים שלמים של FPGA (מסופק על ידי כמה מכשירים).
  • (ב) שימוש מהיר ב-FLT:0) ב-TransceiversFLT ( 1:1) – רק מאפשר ערוצים במידת הצורך.
  • (ב) [15] עיצוב לוגיקה יעילה (FLT:1 ), צמצום הגשמים והימנעות משינויים מיותרים במדינה.

ניהול תרמי כולל גם קירור פעיל (עפים, קירור נוזלי) וכלי חום פסיביים.סימפוציה כמו FlotheRM או Icepak לחזות טמפרטורות צומת ומדריך בחירה חום.טמפרטורות צומת בדרך כלל צריך להישאר מתחת 85-100 מעלות צלזיוס עבור פעולה אמינה; מעל מגבלות אלה מאיצה אלקטרומיטורים ולהפחית זמן לכשל.

4.אתגרי עיצוב PCB עבור אותות מהירים

ה- PCB הוא הבסיס הפיזי של מערכת מבוססת FPGA, והעיצוב שלה משפיע עמוקות על שלמות האות ותזמון. אותות מהירים ( ⁇ 1 Gbps) דורשים עקבות של אימפולס מבוקר (בדרך כלל 50 קידוד יחיד, 100 ⁇ שונה), אורך מדויק התאמה, וגיל מינימלי של FPGAs עם חבילות BGA (למשל, כדור, 0.8 מ"מ או 1.0 מ"מ) להוסיף מורכבות נוספת באמצעות מורכבות.

שיקולי עיצוב PCB מרכזיים כוללים:

  • (FLT:0)Layer ערימהupofFLT:1 - שימוש לפחות 6-8 שכבות עבור אות חסימה, עם אותות קרקעיים ועוצמה נפרדים.
  • (ב) ,0) ,(השורה של רנסטציה (FLT) ,(FLT) , תצורה מיקרו-סטריפ או פסליין עם מוטציות מבוקרות; להימנע מ-90 מעלות; להשתמש ב- 45 מעלות צלזיוס או עקבות מעוקלות.
  • (ב) ,0) זוג נדיר של חליל:1 (החזקת הפיכה הדוקה ואורך שווה (חלק פחות מ 5-10 ps עבור 10 + אותות Gbps).
  • (FLT:0) ,Decoupling capacitor מיקום FIRLT:1) קרוב ל-FPGA Power pins, עם חינוך נמוך וערכים מרובים כדי לכסות טווח תדר רחב.
  • (FLT:0)Via OptimizationFLT:1 - באמצעות מיקרוביה או back-drilling כדי להפחית את ההשפעות של ה- stub. עבור אותות מעל 10 Gbps, באמצעות גמגמים יכול לגרום לאובדן כניסה משמעותי.
  • (ב) ,0) סביבות: 1 (FLT) - מטוסים קרקעיים מוצקים עם חריצים מינימליים, ותפירה דרך סביב גדרות כדי להפחית את EMI.

כלים עיצוב כמו אלטום מעצב, קדינס גודגרו, או מטור PADS מציעים תכונות מתקדמות עבור פריסה מהירה גבוהה, כולל ניתוח ניתוק מונחה על ידי הגבלת זמן וזיהוי אותות הקשורים schematic.

5.Achieving Low Latency with High Throughput

ביישומים כמו מסחר גבוה, עיבוד מכ"ם, או אי השוויון בינה מלאכותית, הן עצלות נמוכה והן גבוה דרך לוחצים נדרשים. FPGAs מצטיין כאן בשל יכולתם ליישם ארכיטקטורות זרימה שבו נתונים זורם דרך צינור עם מזערי buffering. עם זאת, איזון הכדאיות ולוחץ הוא אתגר מתמיד.

אסטרטגיות כוללות:

  • (ב) ,0) , מיפוי עם תפורות של ההרחבה: 1 (הוסיף רישומים רק היכן שנדרש כדי לשבור נתיבים קריטיים תוך שמירה על נתיבים קצרים.
  • (ב) ,0) מבנים אקדמיים (FLT:1) - באמצעות שרשרת נושאים ייעודית או קובצי DSP עבור פעולות ספארי ללא עיכוב נוסף.
  • (FLT:0) עיצוב דומיין של שעות רבותי (Multi-clock Design) 1 (FLT:1) - הפעלת חלקים שונים של המערכת בתדירות אופטימלית שלהם, באמצעות FIFOs לסנכרון.
  • (FLT:0Partial ReurationFLT:1) - החלפת מודולי עיבוד על פי חוק ללא תיקון של המערכת כולה, צמצום זמן השבתה.
  • (FLT:0) ממשקים סדרתיים מהירים במהירות גבוהה (למשל, JESD204B, PCIe Gen5) - העברת נתונים במהירות ומחוץ ל-FPGA תוך צמצום פרוטוקול מעל הראש.

לדוגמה, מערכת מסחר עשויה לעבד נתוני שוק נכנסים בארכיטקטורה מרופדת עם תקציב של 10 מיקרו-שניות.כל שלב עיבוד חייב להשלים בתוך מספר מחזורי שעונים, ואת עיכוב הצינור הכולל קובע את השקיפות הסופית.

אסטרטגיות לOvercome High-Speed Design Challenges

התייחסות לאתגרים לעיל דורש גישה שיטתית המשלבת סימולציה, מדידה, וזיקוקציה עקבית. להלן הן אסטרטגיות מוכחות המועסקות על ידי צוותי עיצוב FPGA מובילים.

ניתוח אותות Integrity Analysis

התחל ניתוח מוקדם במחזור העיצוב, אפילו לפני הפריסה PCB הוא סופי. השתמש IBIS או IBIS-AMI מודלים עבור FPGA I / Os כדי לדמות הנהג והתנהגות המקלט. לבצע סימולציות טרום עיכוב כדי לקבוע עקבות אופטימליים ו ספאcing. לאחר הפריסה, לרוץ סימולציות לאחר עיכוב לאחר סימולציות של S-meters כדי לאמת פתחי עיניים ותקציבי תיבות עבור , שימוש ב- GPSMAxLSpL.

  • (ב) ⁇ (ב) ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  • <חזק>Key metrics: גובה העין > 200 mV, רוחב העין > 0.6 UI, ג'ייטר < 0.2 UI.

תזמון הנדסה

כתוב מגבלות תזמון יסודיות מיום אחד. Include שעון אי-וודאויות (ג'יר, סקייטב), קלט ועיכובים פלט, שבילים מזויפים וכבישים רב-מחזוריים. השתמש בדיווחים כדי לזהות את היקופס שלילי הגרוע ביותר (WNS) ולתקן את הנתיבים הקריטיים ביותר.Iterate עם אסטרטגיות סינתזה שונות (למשל, אזור לעומת מהירות) ומגבלות פיזיות (g.

(ב) [13] ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇

ניהול חשמל ומגניב

השתמש בכלים של כוח (Xilinx Power Estimator (XPE), Intel Early Power Estimator) כדי לחשב כוח דינמי סטטי בשלבים מוקדמים. בחר FPGAs עם דירוגי חשמל מתאימים ויכולות פירוק חום.שעון יישום המתפתל על ידי שעונים מתפוררים למודולים של idle (למשל, באמצעות סימולציה תרמית, כל מערכת כולל קירור או צינורות אוויר).

  • (ב) הפחתה של כוח אטומי:0 (Dynamic powerduction: FLT:1) תדירות הפעלה נמוכה יותר במהלך תקופות לא קריטיות.
  • (FLT:0) הפחתה של כוח סטטי: 1FLT (השתמש בגרסאות FPGA בעלות כוח נמוך (למשל, שילינקס Kintex UltraScale+).

שיטות עיצוב PCB מתקדמות

עיצוב PCB עם להתמקד על כללים במהירות גבוהה של חסימה. השתמש 2D שדה פותרים (למשל, Polar SI9000) כדי לקבוע עקבות גיאוגרפיה ממותגים עבור חסימה מטרות. עבור זוגות שונים, לשמור על יחס פער עד ל-height (h/d) סביב 1:1. להימנע אותות במהירות גבוהה על פני מטוסים קרקעיים מפוצלים.

עבור מערכות מרובותboard, שקול מחברים עיוורים מדורגים עבור 25+ Gbps (למשל, Samtec HSEC8 סדרה) אימות מחבר ומודלים כבל עם סימולציה גלית גלי מלאה.

מינוף גבוה של משאבי FPGA

FPGAs משלב בלוקים IP קשיחים ייעודיים כי לוגיקה רכות גלויה.עבור תקשורת מהירה גבוהה להשתמש ב- DSP48 פרוסים (למשל, Xilinx GTM transceivers עד 112 Gbps) לעיבוד נתונים, השתמש ב- DSP48 פרוסות שיכולות לבצע כפל-accumulates ב- 890 M. Embedded Memoryblock (Block, Ultra), לספק RM-Ax) משימות אבטחה מהירה.

שימוש במשאבים אלה מקלקל את הבד הלוגיקה הרכה, צמצום התכווצויות וצריכת החשמל.

שיקולים נוספים: Verification and Debug

עיצובים מהירים FPGA דורשים אימות מעמיק מעבר לסימולציה.שימוש מובנה ב- debug ליבות (למשל, Xilinx ILA, Intel SignalTap) כדי ללכוד אותות פנימיים במהירות.עבור קישורים transceiver, להשתמש בתכונות ניטור העין כדי למדוד איכות אות בזמן אמת. in-system Testers כמו בדיקות ERS אימות ביצועים מקצה לקצה.

הפחתת עיצובים קטנים יותר FPGAs או חלקיים מסייע לזהות בעיות מוקדם. שיתוף פעולה עם מהנדסי פריסת PCB בשלב העיצוב מונע מאגרים יקרים.

מגמות עתידיות ופתרונות מעורבים

בעוד ששיעורי הנתונים דוחקים מעל 100 Gbps לכל נתיב, טכנולוגיות חדשות מתעוררות כדי להתמודד עם אתגרים עיצוב מהירים. 3D-IC אריזה (למשל, Xilinx מחסני סיליקון סיליקון מחסנים) מפחיתות את אורך העקב בין FPGA וזיכרון HBM, שיפור השקיפות והזהותותות.קישורים אופטיים לתקשורת ברמת הלוח מבטיח ירידה נמוכה יותר ורוחב הפס גבוה יותר מאשר נחושת בצד EDA, הם משתמשים בו להפחתה של אלגוריתמית של תזמון אוטומטי.

מעצבים חייבים להישאר מעודכנים עם תיעוד של ספקים (למשל, Xilinx UG949, Intel AN767) והשתתף בקבוצות התעשייה כמו JEDEC ו- OIF לסטנדרטים.הדרך לתכנון FPGA מהיר מוצלח שוכנת בסימולציה קפדנית, עיצוב קפדני PCB, ומינוף משאבי חומרה מיוחדים.

(ב) לקראת ה[[המאה ה-20]], [[1924]]]], [[1924]]]], [[1924]]]]]], [[1924]]]]]], [[1924]]]]]]]], [[1924]]]]]]]]]], [[1924]]]]]]]]]], [[1924]]]]]]