מערכות משובצות מודרניות דורשות יותר ויותר את היכולות המשולבות של מיקרובקר (MCU) עבור שליטה ⁇ סטית ומערך שער בעל ערך שדה (FPGA) לעיבוד נתונים מהיר, במקביל, יישום שני מכשירים על לוח מעגלים מודפס יחיד (PCB) מציע יתרונות משמעותיים בביצועים, גודל, ועלות, אך הוא דורש אפשרויות תכנון זהירות וכוונותיות מניהול כוח מורכבות הפחתת עוצמה לשמירה על שלמות גבוהה של התקנים מאובטחים, אשר חייב להיות בעל פה, כלומר, כדי להבטיח אתגרים טכניים משמעותיים, כלומר, כלומר, כלומר, התקנים מאובטחים, התקנים מאובטחים, על פני שטחיים, על פני שטח מאובטחים, כלומר, התקנים מאובטחים, התקנים מאובטחים, על פני מערכות מחשוב מאובטחים, על פני מערכות מחשוב מאובטחים, על פני שטחיים, על פני שטח, על פני השטח, על פני השטח של התקנים טכניים, על פני מערכות מחשוב מאובטחים, אך על פני מערכות מחשוב מאובטחים, על פני מערכות מחשוב מאובטחים, אך על פני מערכות מחשוב מאובטחים, אך דורש, אך דורש, אך דורשות, אך דורשות, דרישות, אך דורשות, אך ורקמות, אך דורשות, אך דורשות, אך דורשות, דרישות תכנון קפדניים, אך דורשות, דרישות זהירות ועלויות תפעוליים, אך דורש

FPGA-MCU Interface

הצעד הראשון בתהליך העיצוב הוא לקבוע כיצד ה-FPGA ו- MCU יתקשרו.ההחלטה הזו משפיעה במידה רבה על דרישות I/O, מורכבות הפריסה של PCB, ומערכת כוללת באמצעות חישוב.

ניתוח חלוקת עבודה ובחירת אינטר-קישור

מהנדסים חייבים להחליט אילו משימות שייכות ל- MCU ושייכות ל-FPGA. MCU מטפלות בדרך כלל במערכת ראשונית, ניהול ממשק המשתמש, מחסניות פרוטוקול רשת, וקריאות חיישן נמוך-bandwidth חיישן . FPGA מטפל בזרימי נתונים מהירים גבוהים, עיבוד אותות בזמן אמת, וחיקוי היקפי מותאם אישית.

תקני חיבור משותפים כוללים:

  • (FLT:0Serial Peripheral Interface (SPI): IRLT:1 מתאים לשליטה ותצורה. Quad-SPI (QSPI) מציע גבוה יותר דרך עבור העברת נתונים.
  • (FLT:0) ,Flexible Static Memory Controller (FSMC) / מפקח זיכרון גמיש (FMC): FLT:1 מספק ממשק אוטובוס מקביל, המאפשר ל- MCU לגשת לפריפריה ממומנת זיכרון FPGA או משותף SRAM עם גבוה באמצעות לוח וכבדות נמוכה.
  • (FLT:0)PCI Express (PCIe): נדרש עבור יישומים גבוהים מאוד, כגון רדיו מוגדר תוכנה או רכישת נתונים במהירות גבוהה.זה דורש בלוקים PCIe קשיחים הן FPGA ו- MCU / MPU.
  • (FLT:0)AXI Busrough: 1FLT) עבור מערכות מתוחות, במיוחד כאשר משתמשים במערכת-on-Chip (SoC) FPGA (למשל, Xilinx Zynq).

בחירת הממשק הנכון היא איזון בין ספירת פינים, צריכת חשמל וקצב נתונים. אוטובוס מקביל מציע מהירות גבוהה אבל צורכת הרבה I / O pins וכוח דינמי משמעותי, בעוד אוטובוס סדרתי כמו SPI הוא פשוט יותר אך איטי יותר.

FPGA ו- MCU Device Selection

המכשירים הספציפיים שנבחרו יכתיבו במידה רבה את המורכבות של ה- PCB.FPGAs מ- AMD (Xilinx) או אינטל (Altera) זמינים בחבילות החל מ-pitch BGAs (0.5mm כדורים) לחבילות בעלות ברית גבוהה עם אלפי כדורים עבור חלקי תאימות גבוהה.

Power Delivery Network (PDN) מיועד ל-Signal Systems

רשת החשמל היא ככל הנראה ההיבט הקריטי ביותר של עיצוב FPGA ו- MCU PCB. FPGAs דורש דרישות כוח, כולל מספר מסילות בעלות נמוכה עם סובלנות הדוקה (לעיתים קרובות פחות מ-3% ripple) ו transients di / Dt גבוה מאוד במהלך המבצע.

רכבת וולטנס להתנצלות וסידור

מערכת טיפוסית עשויה לדרוש מספר מסילות מתח ייעודיות: FPGA Core (0.85V-1.0V), FPGA I/O (1.8V, 2.5V, 3.3V), FPGA Transceiver (1.0V, 1.8V), MCU Core (1.2V), ו- MCU I/O (3.3V מפרטי תיבות של ניהול חשמל ייעודי (PMIC) מפשט את דרישות ה-S/או ריצוף ה-FS (R) כדי למנוע ממכשירי תיבות של קיבולת קיבולת דרוגית של GM-F) מ-FS) או GM-FD (R) מ-FD) מ-FD) מ-F.

אדריכלות רשת Decoupling Network Architecture

סימור מסן (SSN) מהלוגיקה הפנימית של FPGA יכול לגרום למתח מסיבי נפיחות אם לא כראוי. אסטרטגיה רבת שכבות נדרש כדי לשמור על אי נחיתות נמוכה על פני הספקטרום התדירות.

  • (FLT:0)bulk Capacitance: FIRULLT:1) Tantalum או פולימרים capacitors (UF עד 330uF) מספקים אחסון אנרגיה נמוך ספארי לתמיכה במגמות לטווח ארוך.
  • (FLT:0Mid-Frequency Decoupling:FLT) 1 MLCCs (1uF ל 10uF) ב 0402 או 0603 חבילות להתמודד עם תדרי אמצע טווח.
  • (FLT:0) גבוה-הפיכות Decoupling:BuildFLT 1 1 1 ערך קטן מאוד MLCCs (0.1uF ל-0.01uF) עם שיעור עצמי גבוה (SRF) ממוקמים קרוב ככל האפשר ל- FPGA ו- MCU כוח סיכות, באופן אידיאלי על גבו של BGA באמצעות מערך.

ביצוע סימולציה של סימולציה של PDN באמצעות כלים כגון קדימות סיג'רסיטי או Ansys SIwave מומלץ לאמת את יעד ההימנעות (בדרך כלל FLT:0.

אפשרויות לCommonent Selection

בחירתו של הרגולטורים של מתח היא פעולה איזון בין יעילות, רעש, גודל.Switch-mode כוח אספקה (SMPS) הכרחי עבור מסילות הליבה של FPGA ו MCU כדי לשמור על יעילות ולהפחית את הפחתת החום.תדירות המעבר צריך להיות נמוך עבור יעילות ניהול גבוהה או עבור צמצום גודל ה-FLTslimate.

High-Speed Layout ו- Signal Integrity אסטרטגיות

שמירה על שלמות אותות חיונית עבור פעולה אמינה, במיוחד כאשר ממשק מאיץ את העלייה כדי להתמודד עם וידאו ברזולוציה גבוהה או גייגהביט רשת. ערימה של PCB וחוקים רוטטים יש להקים מוקדם במחזור העיצוב.

עיצוב PCB-Up Design

עבור לוח FPGA מורכב, מינימום של 6 עד 8 שכבות מומלץ. a היטב תוכנן 8 שכבות ערימה ערימה מספק בידוד חזק ובקרת עכבות.

  • שכבה 1: Top Signal and Ground (Microstrip)
  • מטוס קרקע 2: מטוס קרקע
  • שכבת אותות 3: Signal Layer (Stripline)
  • כרך 4: Power (s)
  • מטוס קרקע 5: מטוס קרקע
  • שכבת אותות (Stripline)
  • « מטוס 7: מטוס קרקע
  • שכבה 8: אות תחתית וקרקע (Microstrip)

מטוסים קרקעיים ייעודיים ליד שכבות אות להבטיח מסלול קצר, נמוך-חינוך נמוך, מבוקרת עקבות של חסימה (50 הומא יחיד-ended, 90 אום שונה עבור USB, 100 הום עבור Ethernet ו- LVDS) יש לציין את ה- PCB- Standardization של עיצוב אימפולס מבוקר נשלט נשלט נשלט נשלט נשלט נשלט נשלט נשלט נשלט על ידי FLT:0IPC-21ALTFalverse:1:1.

תזמון קריטי

(FLT:0)DDR Memory Interfaces:FLT:1 משך התאמה הוא קריטי עבור נתונים, כתובת וקווי בקרה.כל האותות בתוך קבוצה חייבים להישאר בתוך skew תזמון הדוק (למשל, + / 10 picoIIs) רוחבי Trace וספאץ יש לחשב כדי להשיג את היעד מחיקה.

(FLT:0) קישורים אוויריים מהירים (SERDES): 1:1 ממשקים אלה דורשים capacitors הפיכה AC.מיקום של אלה capacitors צריך להיות קרוב ללוח השידור.הזוגות השונים חייבים להיות תוואי עם אורך קבוע ספאק כולל, הימנעות באמצעות מתי שניתן יהיה, הצבת תפרים דרך הבא לסימן מספק דרך הפסקות ללא הפסקה ולהפחית את השבר.

(ב) מקורות השעון של FLT:0)לוק אותות: 1FLT:1 יש להציב מקורות השעון קרוב פיזית ל-FPGA.יש להזיז את עקבות השעון על שכבה חיצונית עם מטוס קרקע מוצק ישירות מתחת ל.A series Resistanceor ממוקם במקור יכול למנוע השתקפות ולהפחית באופן משמעותי את Jitter. Adhering להמלצות המוכר כגון אלה שנמצאו ב-FLT2:AMD Xilinx Ux2G2G2.

בחירת PCB

תדירות התפעול של ממשקים מכתיב את בחירת החומר של PCB. Standard FR-4 מתאים למהירויות עד 1 GHz.עבור SERDES במהירות גבוהה שפועלת ב-5 Gbps ומעלה, או עבור ממשקי RF, חומרים בעלי ירידה נמוכה כגון רוג'רס 4003C או Isola FR408 נדרשים.חומרים אלה יש גורם דיסיפוי נמוך יותר (Df), אשר מפחיתים את האותות ב-Dreperationericreperationerationerationeration) על פני ה-D.

EMI ו-EMC נגדם

כדי לעבור את FCC או CE פליטות בדיקות, עיצוב לוח חייב לכלול את אמצעי נגד EMC מההתחלה. אותות במהירות גבוהה צריך להיות מודרך על שכבות פנימיות (stripline) כדי להפיק תועלת מן מגן הטמונים של הכוח ומטוסי הקרקע.אני / O מחברים צריכים לכלול סינון, כגון חנק משותף עבור זוגות שונים וטקסים להיות רעד עבור קווים חזקים.

ניהול תרמי עבור High-Density Computeמודולים

צפיפות הכוח של FPGAs המודרנית פירושה ניהול תרמי לא יכול להיות לאחר מחשבה. A 10W FPGA על לוח מוטבע קטן יכול להגיע טמפרטורות צומת מעל 100 מעלות צלזיוס ללא קירור הולם, המוביל להידרדרות ביצועים או כישלון קבוע.

עיצוב נתיבים חמים

הנתיב התרמי העיקרי לחבילת BGA הוא דרך כדורי מכר ו לתוך ה- PCB עצמו.thermal דרךs להציב ישירות מתחת למערך FPGA לנהל חום למטוסים פנימיים, אשר פועל כמו גדול-area חום מפיץ. רשת של 0.3 מ"מ באמצעות מינימום של 1 oz נחושת בשפע הוא סטנדרטי. עבור רמות כוח גבוהות יותר, חום ייעודי המצורף לראש של החבילה תרמית באמצעות ממשק תרמילאה יכול להיות מאובטח עם מתכת.

זרימת אוויר ושילוב מערכת

אם מערכת הסיום כוללת מאוורר קירור פעיל, יש לשקול בזהירות את נתיב זרימת האוויר.ה MCU ורכיבים רגישים אחרים חום, כגון הרגולטורים מתח ואוסלוטורים מדויקים, לא צריך להיות ממוקם ישירות במסלול הממצה החמים של כיור חום FPGA. Computational Fluid (CFD) באמצעות כלי סימולציה כמו FlotheRM או Ansyspak מומלץ לחלוטין את המודל התרמי של לוח החום.

מערכת אבטחה ושיקולים של אחריות

ביישומים תעשייתיים ורכביים רבים, תצורת FPGA bitstream ו- MCU קושחה חייבים להיות מוגנים מפני גישה בלתי מורשית, העתקה או טמפינג.

Secure Boot and Bitstream Encryption

FPGAs תומך הצפנה bitstream באמצעות AES-256.מפתח הפעמוני מאוחסן ב-SRAM מגיבוי סוללות או מתוכנת לתוך תוכנית חד פעמית של eFuses בתוך FPGA. MCU יכול לזמר תהליך מנעודה מאובטח שבו הוא אותנטי קושחה משלו, ולאחר מכן אותנטי והגדרת התקנים חיצוניים FPGA.

Watchdog and Voltage Supervision

שעון כלב חומרה, פנימי ל- MCU או כמרכיב חיצוני ייעודי, חיוני לאמינות המערכת. FPGA יכול לנהוג אות "לב" או "לחמי" ל-MCU כדי לציין כי הוא מוגדר ופועל כראוי.אם ה- FPGA או MCU לא מצליח להפעיל את השמירה, המערכת צריכה לבצע סגרה מבוקרת והפעלה מחדש של כל תחנות הכוח הקריטיות מבטיחות של מערכת אבטחה לא צפויה, אם היא למנוע התנהגות לא צפויה של לוגיקה בטוחה, למנוע כל שינוי, אם היא למנוע כל התנהגות לא צפויה של מערכת הפעלה בטוחה של מערכת הפעלה מחדש של מערכת הפעלה.

עיצוב ייצור ואימות

תכנון ייצור (DFM) ובדיקתיות (DFT) מבטיח כי הלוח המורכב ניתן לקבץ באופן אמין ואומת בייצור.

DFM לעצימות גבוהה BGA

FPGAs לעתים קרובות מגיע חבילות BGA דק (.8mm או 0.5mm כדור המגרש) נזלת (pting) בין כריות של 0.5 מ"מ BGA הוא מאתגר ודורש רוחב דק מאוד וספאם (3 mil או מיקרו-vias קטנים יותר) נדרשים לעתים קרובות לשבור את השורות הפנימיות של עיצוב המסכה BGA.

אסטרטגיות למועצת Dense

הסתברות פיזית של אותות BGA במהלך בדיקות הייצור היא לא מעשי.לכן, JTAG גבול סריקה (IEEE 1149.1) חיוני לבדיקת שלמות משותפת מכרה וחיבורים ברמת לוח.של שרשרת MCG חייב להיות כלול בתכנון מההתחלה.זה מאפשר בדיקות אוטומטיות של קשרים בין FPGA ו MCU, כמו גם קשרים יקרי ערך ל-JTAG אחרים, כמו EthernetART עבור רכיבי אבטחה ו-H) כולל מרכזי אבטחה.

המונחים: design Framework

יישום מערכת משובצת המשלבת FPGA ו- MCU על PCB אחד הוא משימה הנדסית מורכבת אך מתגמלת.הצלחה דורשת גישה ברמת מערכות שמתייחסת לסחר אדריכלי, יושרה כוח, איכות אות, מגבלות תרמיות, דרישות ייצור מההתחלה של הפרויקט. על ידי תכנון בקפידה את אסטרטגיית הקישור, תכנון קפדני של רשת האספקה, לאחר כללים מהירים גבוהים, שילוב של מהנדסי אבטחה גמישים וחיזוי תכונות ניהול יעיל ביותר, עיצוב יעיל של פיתוח יעיל, הוא מסוגל ליצור סביבת פיתוח יעיל יותר, תכנון יעיל של טכנולוגיות אבטחה, תכנון קפדני של מערכות אבטחה, תכנון קפדני של פיתוח, תכנון קפדני של פיתוח, תכנון קפדני של פונקציות אבטחה, תכנון יעיל ביותר, תכנון קפדני של פיתוח, וחיזוי יעיל ביותר, עיצוב יעיל יותר, עיצוב יעיל יותר, עיצוב יעיל יותר, עיצוב יעיל יותר, עיצוב, עיצוב יעיל יותר, וחיזוי יעיל של פונקציות אבטחה, עיצוב קפדני של פונקציות תכנון יעיל יותר, עיצוב יעיל יותר, תכנון יעיל יותר, עיצוב יעיל של פונקציות אבטחה, תכנון קפדני של מערכות מחשוב יעיל יותר, עיצוב קפדני של מערכות אבטחה, עיצוב קפדני של פונקציות תכנון קפדני של מערכות מחשוב יעיל יותר, עיצוב קפדני של מערכות אבטחה, עיצוב קפדני של מערכות מחשוב, עיצוב קפדני של פונקציות תכנון, עיצוב קפדני של פונקציות תכנון, עיצוב קפדני של פיתוח יעיל יותר, עיצוב יעיל יותר