התוכנה מאחורי חומרה תצורה

שדה-Programmable Gate Arrays (FPGAs) תופס שטח ייחודי בין הגמישות הגולמית של תוכנה וביצועים ה-Digitalistic של סיליקון מותאם אישית. במשך עשרות שנים, הכלים הדרושים כדי לתכנן מכשירים אלה נשלטו בקפידה על ידי קומץ יצרני השבבים. כי הנוף עובר שינוי יסודי. Open-source FPGA כלים מסירים את השער הפיננסי והטכני הממריץ את הניסוי, המאפשר גל חדש של מרכזי חומרה מסחריים.

הבנת השינוי הזה דורשת להסתכל מעבר ל השבב עצמו.המערכות האקולוגיות הקנייניות של הסניזה הקודמת, נתיב-מקום ו- bitstream דור לתוך סוויטות דלתות מסיביות, סגורות. חלופות קוד פתוח מתפזרות את המונוליטליות, ומעניקות מפתחי שקיפות לכל שלב בתהליך איסוף החומרה.שקיפות זו אינה רק על חיסכון בעלויות; היא על בניית חומרה עם אותה מהירות שיתופית שהפכה את התוכנה.

בניית זרם העבודה המסורתי של FPGA

כדי להעריך את ההפרעה, מומלץ לבחון את השלבים מהנדס לנווט כאשר הופך קוד למעגל פיזי.הזרם הסטנדרטי כרוך בדרך כלל:

  • (FLT:0) תיאור המודעת: FLT:1 Logic נתפס באמצעות שפות כמו Verilog, VHDL, או גישות סינתזה ברמה גבוהה יותר (HLS) כגון SystemC.
  • (FLT:0Logic Synthesis: FLT:1) התיאור ברמה גבוהה הוא parsed ומומר לתוך רשימה נטו של שערי היגיון גנריים ופספים.שלב זה מבצע אופטימיזציה כדי לפגוש תזמון, אזור, מגבלות כוח.
  • (FLT:0)Place-and-Route:veF1) Thesynd netlist הוא ממפה על המשאבים הפיזיים הספציפיים של שבב היעד FPGA - טבלאות של ה-LUTs, לחסום RAM, ו עיבוד אותות דיגיטליים (DSP) פרוסות.ה הכלי חייב למצוא מיקום משפטי ולחבר את כל מה באמצעות הבד של השבבים.
  • (FLT:0)Bitstream Generation:FLT:1, העיצוב הסופי ממוקם והמסלול הוא מקודד לתוך קובץ תצורה בינארי כי ה-FPGA נטען כדי להגדיר את מתגיו הפנימיים.

בערימה קניינית, שלבים אלה מבוצעים על ידי תיבות שחורות.כאשר תזמון נכשל או קידוד מתפרץ מופיע, התוספת היחידה של המעצב היא להזיז מגבלות ולקוות שהאלגוריתמים מייצרים תוצאה טובה יותר.

המרכז הכלכלי והאסטרטגיה לקוד פתוח

העלות של תוכנת FPGA קניינית אינה מוגבלת לשכר הרישיון.כלי ספקים רבים דורשים מנויים שנתיים כי הגבלת צוותים קטנים ומחנכים.עבור חברות משלוח חומרה בקנה מידה, חוסר יכולת לשלב מנועי סינתזה לתוך צינורות אינטגרציה רציפה אוטומטית (CI) ללא הגדרות מורכבות רישוי-server יוצר חיכוכים.

מעבר לעלויות, מנעול הספק מטיל סיכון אסטרטגי.A עיצוב האדריכל רק עבור שרשרת הכלים של מוכר יחיד הופך יקר לנמל אם הפרעות שרשרת האספקה או תמחור משנה החלפת חומרה. Open-source כלים, במיוחד אלה שנבנו סביב ייצוגים ביניים כי המטרה מספר ארכיטקטורות, מציעים תואר של יכולת שזכית הוןנית מאבק כדי להתאים.

ניכוי עלויות ב Scale

סטארט-אפ לבניית מטען תקשורת לווייני יכול להתאים את כל מהנדס עם סביבת סינתזה מלאה ללא משא ומתן הסכמי רישיון ארגוני.זה מוריד את המחסום לכניסה דרמטית.אותה רציונלית מחזיקה עבור פריסות שרת בקנה מידה גדול: ספקי ענן להתנסות עם FPGA-acerated SmartNICs יכולים לספין מכולות עם כלי קוד פתוח בתוך, רק עבור זמן compute ולא רישיון מושב.

חברת Community-Driven Bug Fixes and Feature Velocity

כלים מפיצים לעתים קרובות ספינה עם באגים שנשארים ללא פתור עבור מחזורי שחרור מרובים, במיוחד אם הבעיה משפיעה על מקרה שימוש נישה. פרויקטים קוד פתוח נהנים מהבדיקה הקולקטיבית של משתמשים ברחבי העולם. כאשר חוקר באוניברסיטה מגלה פגם באופטימיזציה הסינתזה, הם יכולים להגיש תיקון, לאמת אותו נגד חבילת הבדיקה, ומזגו לטובת כל המשתמשים האלה.

אחריות ומחקר

מחקר אקדמי בארכיטקטורה ממוחשבת דורש לעתים קרובות לשנות את השרשרת עצמה - לדוגמה, הוספת מעבר אופטימיזציה לוגי חדש או ניסיון עם אלגוריתם מיקום חדש. Open-source פרויקטים כגון Yosys ו-Nextpnr תוכנן במפורש עם ממשקי תוסף ואדריכלות מודולרית כדי לעודד סוג זה של ניסויים. החוקרים יכולים לפרסם תוצאות מוכחות בהתבסס על כלים פתוחים, חיזוק תהליך הבדיקה האקדמית ומהירות המעבר מממצאים תעשייתיים לתרגול.

העמודים העיקריים של Open-Source FPGA Stack

פרויקטים אחדים התבגרו עד לנקודה שבה הם משמשים בעיצובי ייצור, לא רק ניסויים התחביבים.הכלים הבאים יוצרים את עמוד השדרה של מערכת האקולוגית הקוד הפתוח:

  • (ב) [ה] [ה] [ה]] [ה] [ה] [ה] [ה] [ה]] [ההההתקדש] [הה]]]] [ההההההההתקדשות] [ההההההההההההתחילה] פתוחה ל-Silog], ל-CTLLRT, למיפוי פורמלי, ולטכנולוגיות.
  • (FLT:0) ;Fillos: 1 (הדור הבא כביש: 0) 3 (הספק-נוטרלי, כלי FPGA מונחה FPGA מונחה תזמון והמסלול.Nextpnr תומך Lattice iCE40, ECP5, Nexus ו Gowin, עם ארכיטקטורות נוספות תחת פיתוח ארכיטקטורת ה- API שלה בנפרד מ-APIAPIAP, כדי להוסיף פרטים ספציפיים ל-PG.
  • (FLT:0) ,FLT:1 ;SymbiFlowph:2 (לשעבר פרויקט X-Ray, Project Trellis): אנדרט 3 (פרויקט מטריה מתמקד בתיעוד פתוח מלא של קוד פתוח ודור. גישה מטבולית של SymbiFlow של לאחור-engineers את הפורמטים של Xilinx 7-Series ו-Lce ECP5, המאפשרים ללא כל מחסנים פתוחים.
  • (FLT:0)Verilator: 1FLT 1 A בעל ביצועים גבוהים וסימולטור אשר מאגד סינתזה Verilog לתוך מודל C++ או SystemC multithreaded C. בעוד לא ישירות כלי סינתזה, Verilator משלבת הדוק עם סביבות אימות קוד פתוח, המאפשר צינורות חזקים עבור עיצובים FPGA.
  • (ב) ויקרא:0) ויקרא וריולוג: סימולטור בעל שם אירוע נותר אופציה קלה פופולרית לעיצובים קטנים יותר וקשרים חינוכיים.

כיצד פותחים כלים מחדש את זרימת העבודה של הנדסה

אימוץ של כלי קוד פתוח FPGA מציין מהלך לעבר פרקטיקות פיתוח תוכנה שצוותי חומרה מקיפים מבחינה היסטורית אך לא יכלו לאמץ.אינטגרציה עם בקרת גרסאות, בדיקות אוטומטיות וניהול החבילה הופכת להיות אפשרית כאשר כל שרשרת הכלים פועלת ללא מגבלות רישיון.

שילוב מתמשך עבור מעגלים דיגיטליים

תארו לעצמכם רץ ג'נקינס או GitHub מבצע בדיקת בסיס קוד וורג, מסונתז אותו עם Yosys, מקומות-ו- Paths זה עם Nextpnr, ולאחר מכן רץ סימולציה ברמת השער עם Verilator - כל על כל בקשה משיכה.הצנרת זו תופסת רגרסנס בתזמון או אזור ניצול לפני ביקורות אנושיות על קוד פתוח-F הוכיחה כל כך ש-F דוגמאות עבודה, כגון:

אפשרויות ל-Cros-Architecture Portability

עיצובים מיקוד Lattice iCE40 עבור צמתים חיישן בעלות נמוכה יכולים לעתים קרובות להיות מועברים למשפחה ECP5 גדולה יותר עם שינויים קוד מינימלי, פשוט על ידי מעבר מסד הנתונים השבבים וקבצים מגבילים בזרימת הקוד הפתוח.אפשרות זו מעודדת שינוי אב-טיפוס על-צ'אפ, פריסה-על-על-על-פי-פי-על-פי-פי-החדש אסטרטגיה המפחיתהסיכון ומהירויות פיתוח המוצר.

חינוך ופיתוח כוח העבודה

אוניברסיטאות ברחבי העולם החלו ללמד עיצוב דיגיטלי באמצעות כלי קוד פתוח לחלוטין.סטודנטים יכולים להתקין את הכלים במחשב הנייד שלהם, לעבוד באמצעות הדרכות על לוחות פיתוח סבירים כמו Lattice iCEstick או סדרת TinyFPGA, ולתרום בחזרה לקהילה. זה חשיפה יד על הידיים מייצר בוגרי שאינם רק profit בעיצוב FPGA אלא גם רגיל לקוד משותף, קוד פתוח כי מגדיר תרבות חומרה מודרנית.

יישום אמיתי בעולם ואימוץ התעשייה

כלי קוד פתוח FPGA כבר לא מוגבל למסמכים אקדמיים ובלוגים של תחביבים.הם פותרים בעיות עסקיות מוחשיות על פני מגזרים רבים.

  • (FLT:0) Embedded Systems ו-IoT: חברות בנייה של צניחה בעוצמה נמוכה משתמשים לעתים קרובות Lattice iCE40 FPGAs מתוכנת עם ערימה קוד פתוח.היכולת להטביע ריבי רך RISC-V הליבה לצד לוגיקה ממשק מותאם אישית - כל מסונתז עם כלים חופשיים - משווקים את עלויות התוכנה ותוכנה מעל ראש.
  • (FLT:0Data Center Acceleration:FLT:1 בעוד מכשירים מתקדמים שיא Xilinx UltraScale + להישאר תלויים בעיקר בכלים המוכרים, את זרימת הקוד הפתוח עבור Xilinx 7-Series (באמצעות SymbiFlow) מאפשר קבוצות מחקר כדי אבטיפוס רשת מאיץ מותאם אישית ולאחר מכן פורטים למידה לזרמים קנייניים בעת המעבר לייצור סיליקון.
  • (FLT:0) פתח מודולי אבטחה קשיחים: 10FLT:1 ; מהנדסי Cryptography משתמשים זרמי קוד פתוח FPGA לבנות מודולים אבטחה שקוף, ביקורתיים של חומרה (HSMs) כאשר דור bitstream הוא פתוח לחלוטין, בודקים יכולים לוודא כי תצורת FPGA הסופית תואמת את מקור RTL הציבורי, תוך ביטול חששות לגבי דלתות נסתרות בכלי ספקים.
  • (FLT:0)Retro Computing and Preservation: ⁇ F1) קהילות אנתאוסיות משתמשות בכלים קוד פתוח כדי לשחזר פלטפורמות מחשוב קלאסיות בתוך פרויקטים מודרניים FPGAs. פרויקטים כמו MiSTer להסתמך על זרימת אלה כדי לשמור ולהפיץ את ה-FLT:2FPGA ליבות FLT 3 עבור עשרות מערכות היסטוריות, שמירה על מורשת דיגיטלית באמצעות שיתוף פעולה פתוח.
  • (FLT:0) קטר ואוויר: FLT:1eur כמה צוותים בתעשיות קריטיות בטיחות הם בזהירות הערכה של זרמי קוד פתוח עבור pre-silicon prototyping.היכולת במהירות על עיצובים ללא שרתי רישיון להאיץ את מחזורי הפיתוח בשלבים המוקדמים.

שיקולים של ביצועים ו Maturity

זה יהיה מטעה לטעון כי כלי קוד פתוח להתאים באופן אוניברסלי את הביצועים של הצעות ספקים בוגר כלי קניין קנייני מ AMD (Xilinx) Vivado ו- Intel Quartus פרי משלב עשרות שנים של אופטימיזציה וידע אדריכלי עמוק כי פרויקטים קוד פתוח עדיין עובדים לשכפל.עבור עיצובים דוחקים את הגבולות של משפחות ה-FPGA הגדולות ביותר, כלי ספקים נשארים האפשרות המעשית היחידה.

עם זאת, עבור הרוב המכריע של עיצובים - במיוחד אלה המכוונים קטנים עד אמצע טווח FPGAs - איכות התוצאות של כלי קוד פתוח הגיע לרמה כי דרישות ייצור של משביעי רצון הקהילה מראה כי Yosys + Nextpn יכול להשיג איכות בתוך נקודות חד-ספריות של כלים קנייניים על קריטריונים משותפים רבים, ואת הפער ממשיך צר עם כל מחזור:0R.

תיעוד, טיהור ותפקיד הנדסה הפוכה

מאפשר קריטי עבור כלי קוד פתוח FPGA הוא הזמינות של תיאורים מדויקים, קריא מכונה של ארכיטקטורת השבבים הבסיסית.בניגוד ארכיטקטורות תחילת ההוראה, שבו תיעוד הוא בשפע יחסית, פורמטים bitstream FPGA נשמרו היסטורית סודות הדוקים.

קהילת הקוד הפתוח הגיבה עם מתודולוגיה מתוחכמת של פרויקטים כמו Project IceStorm (עבור Lattice iCE40) ופרויקט טרליס (עבור Lattice ECP5) תוכנית עיצובים קטנים במבחן על שבבים פיזיים, צפה בשינויים המטבוליים וכתוצאה מכך אלגוריתמים בהתאם לתפקוד של כל תצורה.זה מאמץ הפוך, המבוצע על ידי שנים מתנדבים, הפיק את מסד הנתונים המפורטים ואת הכלים הדרושים כדי לבצע את העבודה שלהם.

כיום, ה- iCE40 bitstream מתועד במלואו ומסד הנתונים של ECP5 הוא קרוב ל-שלמות.עבור שיינסקס 7-Series, הפרויקט סימביופל תיעד מספיק מה bitstream לתמיכה בעיצובים מעשיים, אם כי עבודה מתמשכת ממשיכה לפתוח בלוקים קשים נוספים כמו הטראנסים של ג'יגהביט ו- PCI Express ליבות.תרבות זו של תיעוד פתוח היא בעלת ערך ככל הנראה ככלי, כי היא מאפשרת ל-לנטים חדשים ללא תואמים לבנות תוכנות חדשות ללא הפעלתן.

מערכת אקולוגית מתפתחת של פרויקטים תומכים

סביב הסינתזה הליבה ומנועי נתיב מקום, מערכת אקולוגית עשירה של כלי עזר התפתחה:

  • (FLT:0)APIO:IRFLT:1) כלי פיקודי המפשט את פיתוח FPGA רב-board, עוטפים את שרשראות הקוד הפתוחות הבסיסיות עם ממשק יחיד של בנייה וקידוד.
  • (FLT:0)LiteX:FLT:1 ; מסגרת מבוססת Migen המאפשרת בנייה מהירה של עיצובים מערכת-on-chip, באופן אוטומטי לגלגלים רכים (כמו VexRiscv), בקרי זיכרון, ופריפריה באמצעות סינתזה קוד פתוח.
  • (FLT:0SpinalHDL וצ'ילי:03: ⁇ 1) שפות תיאור חומרה מודרניות המייצרות וריאולוג לצריכה על ידי יוסיס, ומאפשרות למפתחים להשתמש בבניינים ברמה גבוהה ומערכות מסוג חזק תוך התבססות על קוד פתוח חוזר.
  • (FLT:0) פתחה: FLT:1A כלי אוניברסלי עבור טעינת bitstreams על מגוון רחב של לוחות FPGA באמצעות JTAG, SPI, או USB, תמיכה הן ספקים והן כבלי קוד פתוח.
  • (FLT:0) OpenROAD:FLT 1 למרות בעיקר זרם ASIC, OpenROAD משתפת טכנולוגיות מיפוי וטכניקות מיקום המשפיעות על פיתוח כלי FPGA.

כלים אלה מורידים את מס האינטגרציה, מה שהופך אותו מעשי עבור מהנדס כדי לעבור ממכשיר מערכת ההפעלה המתוקה להתקין LED ממצמץ על לוח פיתוח בתוך עשר דקות - מהירות זרימת עבודה כי מתקנים קנייניים לעתים רחוקות להשיג.

צנזורה והשפעה על אימוץ

מערכת אקולוגית בקוד פתוח כוללת שילוב של מודלים רישוי המשקפים סדרי עדיפויות קהילתיות שונות. Yosys ו-Nextpnr מחולקים תחת רישיון ISC הכניעה, המאפשר שימוש מסחרי, שינוי וחלוקת מחדש עם הגבלות מינימליות. בחירה זו מעודדת אימוץ על ידי חברות שעשויות להיות ערש של דרישות של השמאל במוצרים קנייניים.

פרויקטים אחרים במערכת האקולוגית, כגון חלקי מסד הנתונים SymbiFlow, משתמשים ברישיון Apache 2.0, אשר מוסיף סעיף הענקת פטנטים מפורש - שיקול חשוב לארגונים מודאגים לגבי ליטיגציה קניין רוחני.מגוון הרישיונות יוצר תיקון מעשי שמשרת את החופש האקדמי ואת הפריסה המסחרית.

עמידות שרשרת אספקה ואוטונומיה אסטרטגית

הפרעות שרשרת האספקה הגלובליות האחרונות הדגישו את הסיכונים בהתאם למספר קטן של ספקים כלי קנייניים לפיתוח חומרה קריטי.אומות המבקשות אוטונומיה אסטרטגית בטכנולוגיית המוליכים למחצה מתחילות להציג כלים בקוד פתוח כגורם של יכולת ריבונית.

Open-source Toolchains מאפשרות קבלנים ביטחוניים ומפעילי תשתיות קריטיות לשמור על יכולות עיצוב גם כאשר רישיונות כלי מסחריים יפוג או להיות כפופים להגבלות יצוא.היכולת לבדוק את הכלי המלא עבור דלתות אחוריות או פרצות היא בעלת ערך במיוחד ביישומים רגישים לאבטחה.מספר תוכניות מחקר במימון ממשלתי אירופי ואסיאתי דורש כעת או מעודד באופן חזק את השימוש בתזרימי עיצוב דיגיטליים בקוד פתוח עבור פרויקטים לא פרימיים, נהיגה מהירה לפיתוח סביבתי.

AI ו- Machine Learning Acceleration on Open FPGAs

הצומת של האצה מבוססת FPGA ולמידה מכונה נשלט באופן מסורתי על ידי כלי סינתזה ספציפיים ברמת הספק וספריות קנייניות. Open-source Toolchains פותחים את התחום הזה לניסוי רחב יותר.

פרויקטים כמו FINN (ממחקר שיינסנקס) הוכיחו כי מנועי רשת עצביים עמוק ניתן לאסוף ממסגרות ברמה גבוהה כמו TensorFlow לתוך יישום FPGA אופטימיזציה. בעוד FINN עצמו מסתמך על כמה IP שיlinx קניינית, המערכת האקולוגית הסובבת של קוד פתוח HLS ו גנרטורים מתקדמים מרחיבה במהירות.

מגמה זו מורידה את המחסום עבור סטארט-אפים המקיפים את ה- AI מבוסס FPGA בקצה, שבו מכשירים Lattice זולים המתוכננים עם כלים פתוחים יכולים להתחרות עם פתרונות מבוססי GPU על יעילות כוח.כפי שבשלות כלי משתפרת, היכולת במהירות להמריא על ארכיטקטורות מאיץ בזרימות פתוחות תזרז את קצב החדשנות בחומרה AI.

אתגרים שנשארו

הדרך קדימה עבור כלי קוד פתוח FPGA כרוך בהתמודדות עם כמה אתגרים עקשנים.אופטימיזציה מונעת על ארכיטקטורות מורכבות דורש מודלים עיכובים מדויקים כי יכול להיות קשה לשמור ללא שיתוף פעולה של ספקים. המורכבות של בלוקים מתקדמים IP - בקרים זיכרון DDR, PCIe נקודות קצה, ו transceivers במהירות גבוהה - לעתים קרובות דורש IP רך כי קהילות קוד פתוח חייב לבנות, לאמת, תמיכה עצמאית.

הסמכה היא עוד גבול.בתעשיות קריטיות בטיחות כגון רכב ואווירה, תקני הסמכה כלי כמו DO-254 דרישות קפדניות על הפיתוח ובדיקת כלי סינתזה ואימות. פרויקטים קוד פתוח, עם מודלים לפיתוח מבוזרים שלהם מימון מוגבל, להתמודד עם מאבק עלה עלה עלה על השגת אישורים אלה, אם כי יוזמות כמו קרן כלי פתוח מתחילות להתמודד עם האתגר באמצעות ממשל ומבחן.

מעורבות Vendor נותרה מעורבת. Lattice Semiconductor הייתה תומכת במיוחד, השתתפות בכנסים בקוד פתוח ולהבטיח שמשפחות השבבים החדשות יקבלו תשומת לב קהילתית.ספקי FPGA מרכזיים אחרים לקחו גישה זהירה יותר, למרות שחרורו של AMD של מהדורת ה-Vivado ML במודל חופשי-for-silicon-for-silicon-purchas מודל ופתיחתו של תיעוד תכנות מסוים אותות שינוי הדרגתי בתעשיית הגישה.

אדריכלות: Coverage Gaps

בעוד התמיכה במכשירי Lattice חזקה ו- Xilinx 7-Series כיסוי גדל, משפחות רבות של FPGA פופולריות נותרו מחוץ להישג ידה של Open-source Toolchain. Intel/Altera Cyclo ו-Arria, משפחת PolarFire של Microchip, וחדשים יותר מ- AMD/Xilinx UltraScale+ ללא כל אפשרות פתוחה ל-source-and תמיכה זה צוותים כדי לשמור על מערכות הפעלה אוטומטיות עבור כלי פיתוח פתוח ומכשירים מתקדמים יותר עבור כלי פיתוח אוטומטיים.

תיעוד Fragmentation

למרות שכלי קוד פתוח הליבה הם היטב, המערכת האקולוגית הרחבה יותר סובלת מתיעוד ממפוצל ולעיתים מיושן. משתמשים חדשים לנווט לעתים קרובות תיקון של דפי ויקי, GitHub, וחבילות שקופיות ועידה כדי להבין כיצד לשלב כלים ביעילות. פרויקטים כמו FLT:0APIOFLT:1 ו- s-cadsuite-suite-suite ניסיון לפשט את החוויה, אך מאוחד באופן קבוע.

התחל עם Open-Source

קביעת זרימת עבודה בקוד פתוח FPGA מעולם לא הייתה קלה יותר.הגישה המומלצת ל-Newcomers היא:

  1. (FLT:0) בחרה לוח פיתוח נגיש: FLT:1 ; Lattice iCE40UP5K (על 50 $ לוחות הפסקה) או מודול צבע מבוסס ECP5 מציע נקודות כניסה סביר עם קובצי כלי תמיכה מלאה.
  2. (ב) ⁇ :0) , ⁇ ⁇ : ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇
  3. (FLT:0) לעבוד באמצעות הדרכות הקהילה: FLT:1 משאבים כמו "מה- Zero to ASIC" סדנה ופרויקט "Tiny Tapeout" מספקים הדרכה שלב אחר שלב המגדירה את הפער בין סימולציה לחומרה.
  4. (FLT:0) ג'וין הקהילה: 1.The Libera.Chat IRC ערוצים (#yosys, #nextpnr), יוזיסHQ Discord, ואת תת-החתמת FPGA הם פורומים פעילים שבו מתחילים וגם משתמשים מתקדמים חילופי עזרה.

על ידי הליכה בנתיב זה, מהנדס יכול להיות עיצוב חומרה מותאם אישית פועל על סיליקון פיזי בתוך סוף שבוע אחד - ציר זמן כי קנייני על תהליכים רק לא יכול להתאים.

ראשי > Ahead: The Road to a Fully Open Ecosystem

החזון לטווח ארוך של כלי קוד פתוח FPGA משתרע מעבר התאמה של יכולות קנייניות הנוכחיות.עם גישה לתחומי שרשרת הכלים, החוקרים בוחנים כיוונים כי כלי ספקים עזבו ללא פגע: אלגוריתמים ממוחשבים-למידה מונחה, אימות רשמי עובר להוכיח תיקון עיצוב במהלך הסינתזה, ומסגרות מחקר אוטומטיות של עיצוב אוטומטי חללי מסחר מכוח, אזור, , עצלות בדרכים חדשניות.

כמו קוד פתוח סיליקון מקבל סיליקון סיליקון - עם מאמצים כמו פרויקט OpenROAD עבור ASICs ו- Google-sponsored Open MPW תוכנית מעבורת MPW - ה-FPGA כלי למערכות אקולוגיות של מערכות אקולוגיות מקרוס-פולנס טכניקות סינת שפותחו עבור ASIC זורם לתוך כלי FPGA ולהיפך. דור של מהנדסים מאומן על כלים פתוחים ייכנסו עם ציפיות של שיתוף פעולה ושקיפות, אשר יישארו לחץ כדי להתאים את הקני להתאמה אישית.

ההשפעה של כלי קוד פתוח FPGA על חדשנות חומרה אינה רק על החלפת תוכנה מסחרית עם שווי ערך קהילתי.זה על שינוי יסודי בין מעצבים וכלים שלהם - להפוך אותם לצרכנים פסיביים של יצירת עבודה ממוקדת המוכר לתוך משתתפים פעילים בתשתיות משותפות ומתפתחת.