ממירים אנליטיים-לספריים (ADCs) הם בלוקים מבניים יסודיים במערכות אלקטרוניות מודרניות, המאחדים את הפער בין העולם האנלוגי המתמשך לבין התחום הדיגיטלי דיסקרטי (התקשורת האלחוטית והדמיה רפואית לחיישנים של הרכב ולמכשור תעשייתי, ביצועי ADC ישירות מכתיבים את דיוק המערכת, פתרון ויעילות הכוח באופן קבוע.

הבנת תהליכים ב- ADC

וריאציות תהליכים מתייחסות להבדלים הבלתי נמנעים בפרמטרים של מכשירים המתרחשים ממות למות, מתייבש ל-Velf, והרבה במהלך ייצור Semiconductor. אפילו בתוך אחד למות, וריאציות מקומיות יכולות לגרום טרנזיסטים לא מתאימים, capacitors, ומתנגדים, אשר הם בעייתיים במיוחד עבור עיצובי ADC אשר מסתמכים על התאמה מדויקת.

מקורות של שינויים תהליכים

המקורות העיקריים של וריאציות תהליכים יכולים להיות מסווגים לתוך גלובלית (inter-die) וקטגוריות מקומיות (intra-die). וריאציות גלובליות להשפיע על כל המכשירים על שבב באופן אחיד, כגון שינויים חד-חמצני או סחף רמות פני וריאציות מקומיות, מצד שני, להציג פגמים אקראיים בין מכשירים סמוכים, אשר הם הדאגה הדומיננטית עבור פתרונות גבוהים.

  • (FLT:0) ביצוע תנודות ריכוז:FLT:1, מספר האטומים הדו-ארציים באזור התעלה של MOSFET או בבסיס טרנזירים דו קוטביים הוא סטטיסטי לחלוטין.בנקודות מתקדמות, המספר הסופי של dopants מוביל למתח משמעותי לא-התאמה, השפעה ישירה של קושרים מלמטה ודיוק המראה הנוכחי.
  • (FLT:0) ליתוגרפיה וריאציות של הגרד: ההרחבה 1 (FLT:1) , רזולוציה של photolithography, בשילוב עם וריאציות מיקוד וחשיפה, לגרום לממד קריטי (CD) בשערים פוליסליקון וקווי חיבור בין-ידיים. Etching non-uniformity עוד יותר מגביר את ההבדלים ברוחב ואורך המכשיר, המשפיעים על ערכים של עלייה וקצבה.
  • (FLT:0Layer deposition inconsistencies:cioFLT:1) עובי ומדים של תחמוצת שער, dielectrics inter-metal, ושכבות מעבר משתנות על פני ציר. וריאציות כאלה לשנות את צפיפות הצפה של מתכת-inulator-metal (MIM) capacitors המשמשים ב-captor ADC, המוביל להטבות לא רווחיות ושגיאות.
  • (FLT:0 Temperature ו ⁇ s סביבתיים: ⁇ FLT:1 ; התפלגות טמפרטורה לא חד-מינית במהלך annealing או עיבוד תרמי מהיר (RTP) יכול ליצור מתחים המשפיעים על ניידות ומתח סף.
  • (FLT:0Chemical-mechanical Planarization (CMP) המרוויח: ⁇ 1 בתהליכים של חיבור רב-שכבות, CMP יכול לגרום לריאציות עובי בקווי מתכת, הגדלת הכשלות צנחנות parasitic המנוגדת ומשפיעים על התנהגות ההתנחלות של נקודות אנלוגיות קריטיות.

מקורות אלה אינטראקציה בדרכים מורכבות, וחשיבותם היחסית תלויה בטופולוגיה ADC הספציפית, המרקם ההדקה, ואת שולי העיצוב.לדוגמה, 12 סיביות מוצלח-upximation-register (SAR) ADC עשוי להיות רגיש יותר ל- capacitor לא מתאים מאשר מהפך, אשר מוגבל על ידי comparator Offset.

השפעה על ADC Performance

וריאציות תהליכים מתבטאות שגיאות סטטיות ודינמיות ברכיבי הליבה של ADC.הבנת השפעות אלה דורשות לבחון כיצד וריאציות לשנות את ההתנהגות של קומפוטורים, קפיאוף, מקורות נוכחיים, ואת אזכורי מתח.התוצאות נעות דרך המפרטים הסטטיים והדינמיים של הממיר, ובסופו של דבר מגבילות את המספר היעיל של ביטים (ENOB).

תוצאות על השוואתיות ו Mismatch

בפלאש ו-Facking ADCs, מפרשים הם עמוד השדרה של קו ה- קוונטין מתח מקומי של סף חוסר התאמה בזוג שונה קלט מציג הילוך מועדף משתנה מנספח ל- comparator.ללא caparation, ה- Cup הזה יכול להפחית את טווח ליניארי של עקומת ההעברה ומגדיל בתוך L ו- DNL. ב- 6-Frebit הפעלה 5DS / NVMA יכול אפילו להפחית את ה-D.

Capacitor Mismatch in Switched-Capacitor ADCs

SAR ADCs ו- צינורות ADCs מסתמכים על מערך של capacitors בעלות משקל בינארי לבצע את חלוקת המטען אשר מיישמת את אלגוריתם התוספתן ה-ITROCmation ה- .הדיוק המתואם של אלה קובע ישירות את הלינימיות של הממיר. Mismatch ב-Frecabidices, ללא מגבלה, וריאציות דיאלקטריות מאוחר יותר, יוצר משקל זה ב- 16DC מתאים יותר ל-L.

המונחים: Voltage Variations

ארכיטקטורות ADC רבות משתמשות במתח הפניה פנימי או חיצוני עבור ה-Vistinizer. Variations במעגלי ההתייחסות של להקות, מדרגות התנגדות, או דיבידנדים קיבוליים גורמים לטווח המלא לשינוי.שינוי זה מתבטא כשגיאה רווח ויכול גם להשפיע על ההתחלה אם ההתייחסות משמשת בתצורה שונה של תצורה קוגניפיט טמפרטורה עקב התפשטות נוספת של הביצועים של ADC על פני טווח ההפעלה.

השפעה על Noise ו- Dynamic Range

וריאציות תהליכים יכולות להגדיל את רצפת הרעש בכמה דרכים.לדוגמה, רעש טלגרף אקראי (RTN) בקנה מידה מ MOSFET מעלה את פינת הרעש flicker, מגרד SNR בתדרים נמוכים.בנוסף, לא מתאים בלולאה משוב של מתאם אותות של גלגל פסים של sigma-delta יכול להפחית את יעילות הרעש בתוך זמן מתמשך.

אובדן וייצור משתנים

מכיוון ש- ADCs הם מעגלים בעלי חתימה מעורבת, הם רגישים יותר לאובדן תשואה ממטרי מאשר עיצובים דיגיטליים טהורים. שינוי קטן בפרמטר יחיד - כגון קופורסט מעל הטווח המקובל - יכול לגרום לכל ימות להיכשל את ה- ATE (ציוד מבחן אוטומטי) מבחן.בציונים מתקדמים מתחת ל-28 ננומטר, את יכולתם של מכשירים FinFET מציגה אפקטים אקראיים נוספים, אפילו כדי לשמור על פגמים מתקדמים יותר על פני ADC.

אסטרטגיות לתהליכי תהליכים

בהתחשב בחוסר הנמנעות של וריאציות של תהליכים, מעצבי ADC ומהנדסי ייצור מעסיקים גישה רב-התכנת כדי להפחית את ההשפעה שלהם.אסטרטגיות אלה משתרעות על מחזור החיים של הפיתוח מהבחירות עיצוב מוקדם ל calibration שלאחר-silicon ו ניטור תהליכים.

עיצוב ייצור (DfM) ורובוסט מתנצל

קו ההגנה הראשון הוא לבחור ארכיטקטורות ADC כי הם סובלניים מטבעם לריאציות.לדוגמה, מפרטי sigma-delta יכולים לסבול מנחות יותר כי הם מסתמכים על oversampling ורעש עיצוב במקום רמות דיוק של פיטורים (Piazza ADCs) יכולים לשלב פיסות אדונדנטיות וטעות דיגיטלית כדי לפצות על התאמות לא מקבילות ב-ADCrepermconulatorsives, כמו , עם , כמו סגסוגת מבוזרת של סגסוגת משותפת של סגסוגת של סגסוגת משולבת של סגסוגת ADCmidriclecontirdirdirdirduloutic.

קלבריה וטרימינג

לאחר אימון קליברציה היא אחת הדרכים היעילות ביותר לתקן עבור וריאציות רדיקאליות אקראיות וקליברציה.קליברציה ניתן לבצע ברמת ה-Vate במהלך הבדיקה או בשדה באמצעות מעגלים מבוססי-עצמי (BIST).

  • (FLT:0) ⁇ רקע דיגיטלי: ראטאלף:1 SAR מודרני רבים צינורות ADCs לשלב על לוגיקה דיגיטלית שבבים כי באופן קבוע הערכות ותיקון שגיאות לינאריות.לדוגמה, לולאה המבוססת על קורלציה יכול למדוד שגיאות משקל capacitor ולהתאים את הפלט הדיגיטלי בהתאם ללא הפרעה של פעולה נורמלית.
  • (FLT:0) אנלוג טריזינג: 1FLT:1 לייזר trimming של מתנגדים או התאמה מבוססת פתית של זרמי הטיה ניתן להשתמש כדי אפס משקעים ומתחי התייחסות.
  • (FLT:0)Capacitor מערך trimming:FLT:1 ב SAR ADCs, עוד טרימ קפקאטורים בקנה מידה בינארי ניתן לעבור או לצאת כדי לבטל את השגיאה. broant capacitors הם גם נפוצים, המאפשר את העיצוב לסבול מספר מסוים של אלמנטים פגומים.
  • (FLT:0) רכיב דינמי תואם (DEM): 1 במודולטורים רבים של סיגמה-דלאטה, טכניקות DEM לסובב את השימוש של אלמנטים יחידה DAC כדי בממוצע את הפגמים שלהם לאורך זמן, מהמיר את אי-ליניאלניטרציה לרעש בצורת.

בקרת תהליכים מתקדמים ו ניטור

מתקני המרקם מיישמים מערכות בקרה מתקדמות של תהליכים מתקדמים (APC) המפעילות בקרת תהליכים סטטיסטית (SPC) על פרמטרים קריטיים כגון עובי תחמוצת שער, עמידות בדין ורוחב קו פוטורסיסטי. ניטור בזמן אמת ובקרים לרוץ-לפרק מתאימים פרמטרים ציוד כדי לשמור על תהליך ההטיה ממוקדת.בנוסף, מבנים של בדיקות כמו נוסטלטורים, ממות אלגוריתמים של ממות, ומתחי הפרדה הם מאפשרים למעבדות של כל תהליך ה-ADC בפועל.

עיצוב סטטיסטי ו-Financial Simulation

במהלך שלב העיצוב, מהנדסים משתמשים בסימולציות מונטה קרלו כדי לחזות את ההפצה של מדדי ביצועים מרכזיים תחת וריאציות תהליך. על ידי הדמיה של אלפי מקרים שונים סטטיסטית, הם יכולים לזהות נקודות חלשות בעיצוב ולתאים גדלים טרנסטור או הטיות מעגליות כדי לשפר את הסימולציות של קורנת - שבו כל המכשירים מוגדרים במהירות, איטיות, או תמציתיות - להבטיח כי ADC עומד באופן אוטומטי על פני תהליכים קיצוניים, אשר עומדים באופן אוטומטי.

אפשרויות טכנולוגיות ואופטימיזציה של לייטוש

בחירת טכנולוגיית ייצור נכונה עבור היישום ADC הוא קריטי. עבור דיוק גבוה (16+ ביטים), נודים בוגרים עם תחמוצות שער עבה יותר וגימטריה מכשיר גדול יותר מציעים יותר התאמה ורעש flicker נמוך יותר מאשר סטיות מתקדמות FinFET, אשר סובלים משינוי אקראי גבוה יותר ואפקטים קצביפיות גבוהה יותר, עם זאת, עבור מעבדים מהירים יותר (mi-GS/F), לספק קיבולת נמוכה יותר של אבטחה נמוכה יותר, כמו אופטימיזציה למנועיבית נמוכה יותר, כמו קיבולת נמוכה יותר.

בדיקות ומסך לביצועים

גם עם בקרת העיצוב והתהליך הטובה ביותר, חלק מת לא יפגשו מפרטים.בדיקת תורו חיונית כדי להבטיח שרק חלקים בחלון הביצוע הנדרש יישלחו.תקני בדיקה אוטומטיים (ATE) ב- DNL, SNR ו- SF בטמפרטורות מרובות ותנאי אספקה.כדי להפחית את זמן הבדיקה, חברות רבות משתמשות בטכניקות בינאריות של ADC על ידי ביצועים סטטיסטיים (למשל, לעומת טווח בדיקות אבטחה קבועות).

מחקרים: שינויים באדריכלות ADC

פלאש ADCs

פלאש ADCs הם המהירים ביותר אך רגישים ביותר כדי ליישב את הווריאציות. כדי להשיג פתרון 6 סיביות ב 10 GS /s, זוג קלט לא מתאים חייב להיות נשמר מתחת 1 mV ללא קלברציה, זה דורש מכשירים גדולים באופן לא מעשי.מודרני פלאש ADCs מעסיקים אינטרפולציה וטכניקות מכוונן כדי להפחית את ההשפעה של קומפוסטרציה אחת יתר על, עבור קלפיטורים דיגיטליים (C) על ידי שימוש בעיצוב דיגיטלי (Crecaif-Ctoparation) הוא מתאמת) הוא מתאמת (Cretly) כדי להתאים מודלים סטנדרטי על עיצובים (CDC) הוא מתאמת) כדי להפחית את התקני מדידה (CDCs) כדי להפחית את התקני מדידה (CDCs) כדי להפחית את ההשפעה של פורמט דיגיטלי על ידי שימוש בדגמים מתקדמים (Crecaiftlydator) כדי להפחית את ההשפעה של פורמט דיגיטלי על מנת להפחית את ההשפעה של פורמטים (CDCs) על מנת להפחית את ההשפעה של שילוב (CDCs) על מנת להפחית את ההשפעה של שילוב של שילוב של שילוב של שילוב של שילוב של שילוב של שילוב של שילוב של שילוב של שילוב של שילוב של פורמט דיגיטלי על מנת להפחית את ההשפעה של שילוב של שילוב של שילוב של שילוב של שילוב של

SAR ADCs

SAR ADCs שולטים ביישומים של פתרון בינוני (8 עד 16 ביטים) במהירויות בינוניות (עד כמה מאות MS /s) לינאריות שלהם מוגבלת בעיקר על ידי מערך capacitor תואם. ⁇ Redundant (למשל, באמצעות סולם C-2C במקום המרת משקל בינארי) להפחית את ההשפעה של וריאציות של יחידות קפיטור. בשילוב עם calibration דיגיטלית כי משקל בפועל של כל מהירות איטי יותר של הפעלה מהירה של זמן, עם קצבה, עם קצבה נמוכה יותר, גם עם קצבה, עם קצבה איטי יותר, עם קצבה, עם קצבה של זמן קצר לאחר תהליך חיתוך איטי יותר, עם קצבה, עם קצבה, עם קצבה, עם קצבה איטי יותר, עם קצבה לאחור, עם קצבה, עם קצבה איטי יותר, עם ירידה מהירה יחסית, עם קצבה לאחור, עם קצבה של זמן קצר לאחר תהליך חיתוך איטי יותר, עם קצבה, עם קצבה, עם SAR (מחדשה, עם ירידה מהירה יחסית, עם ירידה מהירה יחסית, עם קצבה, עם קצבה, עם קצבה, גם עם קצבה של הפחתת קצבה, עם קצבה, עם קצבה, עם ירידה מהירה של זמן קצר לאחר תהליך חיתוך איטי יותר של זמן קצר

Sigma-Delta Modulators

sigma-delta מודולטורים משמשים נרחב אודיו ותקשורת עבור החלטה גבוהה (עד 24 ביטים) הם מסתמכים על קבועי זמן מדויקים של RC עבור פילטרים פילטרים. מעבד וריאציות בפולי מתנגדים ו- MIM capacitors יכולים לשנות את הפונקציה העברת הרעש, המוביל לאי יציבות או מוגברת רעש.

המונחים: ADCs

פיפיר ADCs להשיג החלטה גבוהה במהירויות בינוניות והם נפוצים בתחנות בסיס אלחוטיות ודימות.הם מורכבים שלבים מרובים, כל אחד עם פלאש ADC נמוך-resolution, DAC, ומגבר חיסוני. להשיג שגיאות במגבר השונה עקב קפיטור או וריאציות התנגדות לגרום לאי התאמה בין-שלביים, אשר מתוקנים על ידי cabration דיגיטלית.

מגמות עתידיות ונקודות מתקדמות

כמו בקנה מידה טכנולוגי מתחת 7 nm, ההשפעה של וריאציות תהליך הופכת בולט יותר. finFET מכשירים להציג גמישות גבוהה יותר בגובה סנפיר ורוחב, כמו גם רעש טלגרף אקראי מוגברת.הרווח הפנימי מופחת ומתחי אספקה נמוכים יותר (0.7 V ל 0.9 V) מכווץ את התננדה האות, תובעני יותר התאמה וירידה.

נקודות מתקדמות גם מאפשרות רמות גבוהות יותר של אינטגרציה, ומאפשרות ל- ADCs להיות מוטבע במערכת גדולה על שבבים (SoCs) עם לוגיקה דיגיטלית צפופה. זה קרבה מציגה הפיכה רעש נוסף ונפיחות טמפרטורה, עוד עקביות מאתגרת ביצועים. מעצבים מעורבים-signal לאמץ שילוב עיצוב-טכנולוגיה משותף (DTCO) גישות שבו נמצא מספק טעמים אנלוגיים מיוחדים (למשל, גמישות, MIM) לשיטות עמידות להפחתה גבוהה.

מגמה נוספת היא השימוש בזינוק לא רצוני (NVM) טכנולוגיות כגון זיכרון RAM התנגדות (RRAM) עבור רצף של פרמטרים ADC. אלה יכולים להחליף את הבשלה המסורתית המבוססת על פתיחת, המציעה שקיפות ועלויות בדיקה נמוכות יותר.בנוסף, עלייה של שילוב heterogeneous (3D ערימהing) מאפשר ADC להיות מוקרן על תהליך אנלוגי, בעוד תהליך אנלוגי מתקדם יותר, ללא השפעה דיגיטלית על תהליך עיבוד.

מסקנה

וריאציות תהליכים הן היבט טבועה ובלתי ניתן להשגה של ייצור למחצה, אבל ההשפעות המזיקות שלהם על ביצועי ADC ניתן לנהל באופן שיטתי באמצעות שילוב של עיצוב אינטליגנטי, בקרת תהליכים קפדניים, ו calibration לאחר silicon.הבנת המנגנונים הספציפיים אשר עושים תנודות, שגיאות ליתוגרפיה קריטיות, פיזור עקבי של מוסכמות, ו ⁇ סטטיים משפיעים על פירוק מוקדם של שיטות, קיבוליות מתקדמות, יעילות הפעלה, יעילות של מכונות בקרה.

(ב) לקריאה נוספת על טכניקות קיטוב, מתייחסת ל- SAR:0IEEE JSSC של הסקירה של רקע דיגיטלי של SAR ADCsFLT:1 עבור ניתוח מעמיק של capacitor תואם מעגלים להחלפת קיבולת: LT:2 זה נייר TCAS-II על אופטימיזציה עבור מערך מחסנים 3, 000 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇