מידע על IP Cores

מערך השערים הניתנים להגדרה מספקת בסיס סיליקון שניתן למהנדסים לעצב לתוך מעגלים דיגיטליים מיוחדים הפועלים עם מקבילות ברמת חומרה זו, בתוך בד זה, ליבות קניין רוחני משמשים כבלוק פונקציונלי מאומת - החל מדלפקים אלמנטריים וממשקי UART למעבדים מתוחכמים ומנועי הצפנה.A IP FPGA מותאם אישית הוא חסימה המיועדת במיוחד עבור יישום שבו אין מרכיב מסחרי הולם, במקום הגדרות סטנדרטיות, במקום, לחץ על ידי מעבדים סטנדרטיים, במקום, במקום מגבלות סטנדרטיות, במקום, מעבדים סטנדרטיות סטנדרטיות, במקום, במקום, מעבדים סטנדרטיות, ולא הופך לתפקוד סטנדרטיות סטנדרטיות, ולא ל-זמנית סטנדרטיות, אלא ל-זמנית, במקום מגבלות פונקציונליות, במקום, מעבדים, מעבדים, במקום מגבלות פונקציונליות, במקום מגבלות פונקציונליות, מעבדים, מעבדים, מעבדים סטנדרטיות, במקום מגבלות סביבתיות, במקום, במקום מגבלות פונקציונליות, במקום, מעבדים, במקום מגבלות פונקציונליות סטנדרטיות, מעבדים סטנדרטיות סטנדרטיות, מעבדים סטנדרטיות, מעבדים, מעבדים סטנדרטיות, מאשר ל-זמנית סטנדרטיות, מאשר ל-זמנית, מאשר ל-זמנית, מעבדים סטנדרטיות, מעבדים סטנדרטיות, מעבדים, מעבד

ליבות אלה נכתבות באמצעות שפות תיאור חומרה כגון VHDL או Verilog, או באמצעות סינתזה ברמה גבוהה מקוד C/C++. לאחר עיצוב, הם מסונתזים לתוך הבד FPGA, לעתים קרובות לצד בלוקים IP של צד שלישי, יצירת מערכת-on-chip אשר בדיוק עונה על ידי ערכת כלי, בטיחות, וצרכים קישוריות של מפעל.

מדוע מערכות תעשייתיות דורשות לוגיקה קשיחה

יישומים תעשייתיים שונים מאלקטרוניקה צרכנית בדרכים בסיסיות.טווחי טמפרטורה יכולים לעבור מ -40 מעלות צלזיוס ל +85 מעלות C או מעבר. Vibration והתערבות אלקטרומגנטית נפוצים, וחיי החיים במערכת לעתים קרובות יותר מעשור. יחידת בקרה על מילימטר פלדה, למשל, לא רק לשרוד תנאים קשים אלא גם לספק תזמון סטטרקטיבית.

נהגים אחרים ל- IP מותאם אישית כוללים פרוטוקולי תקשורת קנייניים ללא תמיכה מסחרית, היתוך חיישן מהיר הדורש היערכות ברמת ננו השני של זרמי נתונים מרובים, ויישומים פונקציונליים הדורשים לוגיקה מובנת וביקורתית.מעבד רכות מותאם אישית עם מערכת הוראה מינימלית יכול לכלול מעגלים מיותרים, צמצום פני השטח התקפה ופשט את עמידה בסטנדרטים כמו IEC 61508 או ISO 13849.

הקמת בסיס מבוקש

כל פרויקט IP מוצלח מתחיל עם לכידת יסודית של דרישות.צוותים תעשייתיים משתמשים לעתים קרובות בשילוב של סיפורי משתמשים, דיאגרמות תזמון ומפרטים רשמיים.המדים הבאים חייבים להיות מתועדים בבהירות קיצונית:

  • (FLT:0Data throughput and clock domains:FearLT:1) כמה דגימות לשנייה עושה את תהליך הליבה? האם אזורי שעון מסונכרוניים מרובים נדרשים? A Sismic ניטור IP עשוי לזרז את זרם ADC של 24bit ב 500 kS /s על פני 64 ערוצים, המחייב אדריכלות צינורות עם לוגיקה קפדנית.
  • (FLT:0) ,Ltency כבול: 1A מנוע כונן IP מגיב משוב קודר חייב למקם את מחזור החובה הבא PWM בתוך כמה מיקרו-שניות.פעמים קשה בזמן אמת מועדים להשפיע על צינורות עומק ושיתוף משאבים מוקדם בתכנון.
  • (FLT:0 interfaces and Protocols:FLT:1) האם הליבה תתחבר לאוטובוס AXI4, עבד SPI, או מטוס אחורי קנייני?הבנת שכבת החשמל -LVDS, RS-485, או CMOS חד-קצה-פעמי - והפרוטוקולים מונעים תיקונים יקרים של לוחות.
  • (FLT:0) רמות שלמות בטיחותיות: 1.FLT:1 עבור מערכות השבתת חירום, IP עשוי לדרוש ביצוע כפול ערוצים עם ניטור וחלונות אבחון.זה ישירות מכפיל את תקציב המשאבים ואפקטים תכנון הרצפה.
  • (FLT:0) Power המעטפה: ⁇ FLT:1 בכלי שדה מרוחקים המופעלים על ידי 4-20 מ"א לולאות או קצירת אנרגיה, צריכת הכוח הדינמי של IP יכולה להיות הגורם הקובע.

תכנון אדריכלי ומיקרו-אדריכלות

ברגע שדרישות הוקמו, אדריכלים מחלקים את הבעיה לאלמנטים של נתונים ושליטת-אופטיקה.כאן הצורה של ה- IP מופיעה. גישה נפוצה היא להתחיל עם תרשים זיהוי גבולות שעון, היררכיות זיכרון ועוגן חיצוני.לדוגמה, הליבה IP מותאם אישית לתחזוקה חיזויית עשויה לכלול מנוע שינוי מהיר יותר, צינור סינון דיגיטלי, ותיקון חלונות זרמים, מתואמת על ידי מכונה סופית השולטת.

יש לשקול כמה פעולות מסחר אדריכליות:

  • (FLT:0) פלופליננד מול ⁇ : ⁇ 1 (ראה: ⁇ ) A נמוך-latency image חיישן IP עשוי לפרק תבניות Bayer בשלב צינורות יחיד, לצרוך יותר לוגיקה אבל לספק אחד פיקסל לשעון. פונקציה זהה עבור יישום מטרופולין איטי יכול להשתמש יחידת מטרופולין משותף-מצטברות והוא מתמזג על פני מסגרות, שמירה על שטח.
  • (FLT:0) בחירה מזכרת: 1.FLT:1 חסום RAM, זיכרון RAM מבוזר או זיכרון DDR חיצוני כל נושא רוחב פס ומאפיינים של latency. a Video מסגרת וידאו buffer IP לעתים קרובות מסתמכת על DDR חיצוני, בעוד שולחן קטן מסנן קומפקטי מתאים באופן מסודר חסום עם עיכובים קריא.
  • (FLT:0)Parameterization: 1FLT 1 מודרני עיצובים HDL נהנה הגנרים או פרמטרים. הליבה שנבנה עם רוחבי אוטובוסים תצורה, מסננים, ואורך FFT יכול לשרת פרויקטים מרובים ללא שינוי מחדש.
  • (FLT:0)Clock Domain Crossing:FLT:1 עיצובים תעשייתיים לעתים קרובות לערבב ממירים מהירים נתונים עם מעבדי בקרה איטיים יותר. תאים סינכרוניזציה Reliable -d-שעה FIFOs, Handhake synchronizers, או אפור-קודד נקודה - חייב להיות מתוכנן מלכתחילה.

ציור המיקרו-ארכיטקטור על לוח לבן לפני כתיבת כל קוד מונע מאוחר יותר גרימת כאב בשלב זה, מהנדסים גם להעריך ניצול משאבים באמצעות שימוש בגליונות מבוזרים של ספקים או בניסויים מוקדמים, הבטחת המטרה FPGA מציעה מספיק תאים לוגיים, DSP פרוסות, ושעון ניתוק משאבים.

לכתוב נקי, Synthesis-Ready HDL

האיכות של הליבה IP מותאם אישית היא פרופורציה ישירות למשמעת של המחברים HDL שלה.תבניות וסטנדרטים coding אינם תרגילים אקדמיים; הם מונעים באגים סינתטיים בלבד, קידוד latch, ואנליטיקות תזמון.צוותים לעתים קרובות לאמץ מדריכים בסגנון דומים להנחיות VHDL של STARC או להנחיות ידניות Verilog-AMS כוללים:

  • (FLT:0) השוואת לוגיקה מקבילה ושילוב: FLT:1 דפוס מכונה של שתי תהליכים - תהליך אחד מעודן עבור רישום המדינה ותהליך משולב אחד עבור לוגיקה המדינה הבאה - הופך את תזמון הכוונה מפורשת וקלות debug.
  • (בקיצור:0) , הימנעות מכובשים: FIRLT:1) בשילוב בין בלוקים או תהליכים, המכסה את כל משימות האותות בכל ענף של אם-החלים או הצהרה מקרה הוא חובה.
  • (FLT:0) שימוש ב איפוס סינכרוני: ⁇ FLT:1 בעוד כמה ארכיטקטורות FPGA תומכים איפוס סינכרוני עם רשת סט / התחלה גלובלית, איפוס סינכרוני מפשט ניתוח תזמון סטטי והם צפויים יותר על פני תהליך, מתח, ופינות טמפרטורה.
  • (FLT:0) הטמעת תפוקה: FLT:1Build forחיצונית-הפנית אותות, רישום התפוקה הסופית מקטין את העיכובים במסלול הטריטוריאלי ומשפר את כוח הנהיגה, שהוא קריטי כאשר ה- IP חייב לתקשר בין עקבות אחוריים.
  • (FLT:0) מינוף ספקים פרימיטיביים אדיבים: ⁇ FLT 1:1 מיידית בלוקים DSP48 או אריחי ניהול שעונים ייעודיים נותנים גישה לביצועים קשים, אבל לנעול את הליבה למשפחה מוכר יחיד.

IP מותאם אישית עבור העיתונות הדפסה, למשל, עשוי להשתמש שרשרת נושאת ידנית כדי ליישם קופרקט מהיר במהירות גבוהה.אופטימיזציה כזו ברמה נמוכה מתועדת במפורש בהערות קוד כדי להנחות את המאבטחים העתידיים.

Simulation-Driven Verification and Formal Methods

סימבול הוא קו ההגנה הראשון נגד באגים פונקציונליים. אימות IP תעשייתי מעבר לכפיף כמה וקטורים במבחן; הוא דורש סביבות מונחות כיסוי כי מקרים של פינה מתח.מהנדסים בונים סורקים שכבתיים באמצעות יכולות אקראיות מחוספסות של מערכתVerilog או מסגרות UVM, או עבור ליבות קטנות יותר, מכוון בדיקות עצמית המשווה את הפלט HDL למודל זהוב.

עבור IP ביקורת בטיחות, בדיקת רכוש פורמלית משלימה סימולציה דינמי. Assertions כתוב ב PSL או SystemVerilog לבדוק כי מכונות ממשלתיות קריטיות מעולם לא מתוק, כי FIFO על גדות לא יכול להתרחש תחת דפוסי תנועה בתוקף, וכי אותות לחיצת יד הם אף פעם לא גבוה בו זמנית. תצורה של בדיקת שוויון טפסים יכול גם לוודא כי הרשת מסונתזת תואם RTL, צעד חובה עבור הסמכה מתמטית זה הוא קריטי עבור â € â € â â â â â ¢ ¢ â ¢ ¢ â ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ â â â â ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ ¢ â ¢ ¢ ¢ ¢ ¢ ¢ ¢ â â ¢ â â â ¢ â â â â â ¢ â â ¢ â â â â â â ¢ â â ¢ â â ¢ ¢ ¢ ¢ ¢ ¢

תוכנית אימות מלאה כוללת:

  • (FLT:0) בדיקה בלתי חוקית: 1FLT) Isolate כל תת-בלוק – שרשרת סינון, ממשק קודר, מחשבון CRC - ולוודא נגד מודל התייחסות ידוע.
  • בדיקה אחרונה ב-6 ביולי 2008. ^ FLT:0.0.2017ING THE IP to Bus Function modelסימולs,סימול:0.2016, AXI עסקאות מלאות ללא הפסקות זמן, וכי קווי להפריע טוענים נכון.
  • (FLT:0) סימולציה ברמת רמת תואר: 1FLT:1 לאחר סינתזה ותוואי מקום, להפעיל סימולציה אחורית עם עיכובים תזמון אמיתיים.זה חושף הפרות, חלונות נחיתות, וגלשי כי סימולציה RTL מתגעגע.
  • (FLT:0) אימות המערכת: FLT:1hil, ה- IP חייב לרוץ על חומרה אמיתית, מחובר באופן אידיאלי לחיישנים מייצגים או הפעלה. IP בקרת מנוע עשוי להניע דינמיום בעוד מנתח לוגיקה לפקח משוב קודר כדי לאשר כי לולאות נוכחיות להתיישב בתוך ספקטרום.

הקמת מעקבים מדרישות למקרים של מבחן היא סימן ההיכר של זרימת עבודה בוגרת של קבוצות תעשייתיות רבות לאחסן דרישות בכלים כמו IBM DOORS או גיליון מבוזר בקפידה, עם היפרlinks לשם הכיתה המקביל או קובץ הקביעה.ספקי אימות טפסים כגון OneSpin מספקים פתרונות מיוחדים עבור RISC-V ליבות בשימוש ביישומים בטיחות (FLT:0Spinspinsense פתרונות 1Spinr).

סינתז, ריצוף, ותזמון Closure

המעבר מ- RTL מותאם ל bitstream כרוך סינתזות, מיפוי, מיקום והמסלול ניתוח תזמון.עבור IP מותאם אישית ל- IP ממוקדת אתגרים תזמון תעשייתיים מאתגרים, לא ניתן להשאיר את הריצוף לבד.מהנדסים מעצימים את האזור הפיזי של המכשיר שבו הליבה תחווה, לעתים קרובות קיבוץ לוגיקה הקשורה לקבוצות כדי למזער עיכובים.

מגבלות תזמון ללכוד את רשתות השעון - למשל, מערכת יחסים שלב ואי ודאות - כמו גם עיכובים קלט / קידוד ביחס לעקבות לוח. IP מותאם אישית עם ADC חיצוני באמצעות אוטובוס מקביל DDR חייב לציין את ההתקנה ולנהל דרישות עם דיוק פיקו השני, הנגזר מגליון הנתונים של ADC.ניתוח Multi-corner על פני זמני תהליך איטי ומהיר, כמו מינימום / מקסימום / מקסימום / מקסימום וטמפרטורה, להבטיח את תנאי אימות של תזמון של ציוד נתונים.

ריצוף גם מקטין נקודות חמות תרמיות.אוטובוסים גבוהים או צינורות DSP-heavy מרוכז בפינה אחת של המוות יכול ליצור חימום מקומי, מאיץ אלקטרומיגולציה וצמצום האמינות. להפיץ בלוקים סיבולת ולהכניס צינורות לרשום רישומים על פני המוות אפילו מחוץ לדחיסות כוח. כמה קבוצות תעשייתיות אפילו לאחר עיבוד דוחות כוח בתסריט מותאם אישית כי על מפות תרמיות על רצפת ה-GA.

שילוב של Cores ל- Industrial Communications Ecosystems

מכונות תעשייתיות לעתים רחוקות עומדות לבד.זה מתקשר מעל EtherCAT, PROFINET, Ethernet/IP, או CANopen, לעתים קרובות עם דרישות בזמן אמת קשה. Off-the-shelf פרוטוקולs עשוי להיות זמין, אבל לפעמים דורשים ארכיטקטורת מעבד ספציפית או לספק רוחב פס לא מספיק.A IP מותאם אישית FPGA IP הליבה יכול ליישם את כל ה-A במעבדהחומרה, השגת עיבוד קו-rate ללא התערבות CPU.

עיצוב Ethernet מותאם אישית Ethernet או בקר יכול להתמודד עם אדמוניות (למשל, מדיה Redundancy Protocol) או sub-microII טי טמפפטפטפט מאפשרת סינכרוניזציה הדוקה של אקסס בתנועה על פני רצפת צמח. פרוטוקול זמן של IEEE 1588 דורש עדיין פיות חומרה של תעשיית ה- MAC. IP מותאם אישית יכול ללכוד את התוקפנות המדויקת ואת זמני ה- e- e- e- e-T של הודעות PTP ותגמול עבור ספקטרונזיום של ספקולציה פנימית של פילטרים של FPIQ.

עבור ציוד מורשת הפעלת פרוטוקולים סדרתיים קנייניים, IP מבוסס אופל עם שיעור חיקוי, הסתברות, וגילוי פורץ עשוי להיות הדרך היחידה למודרניזציה. IP יכול לפעול כגשר, לתרגם פקודות ישנות למסגרות מודרניות של Modbus TCP, המאפשר שדרוגים של צמח צעד חכם ללא הפרעה ייצור.

אופטימיזציה של סביבת שדה Harsh

IP FPGA במצב מרוחק ניטור Node עשוי לרוץ על סוללות ליתיום-יון של כלוריד המיועד לעשר שנים האחרונות.כל מיקרו-וואט ספירה.מעצבים משתמשים מספר טכניקות כדי לכווץ את פרופיל הכוח תוך שמירה על פונקציונליות:

  • (FLT:0Clock gating: 1FLT) כלי הסינתזה יכול באופן אוטומטי להוסיף תאים גלי שעון כאשר מופעל בהגדרות הכלי, אבל חזק יותר הוא שעון אדריכלי גלימה, שבו שלבים שלמים לעיבוד מוגבלים על ידי אות לחיצת יד כאשר אין נתונים זורם. IP חיישן הזרמת כי מתעורר על גורם מחזורי יכול לשער את השעון הפנימי שלו עד החלון טרום-טרי נפתח.
  • (FLT:0 חלקיות תיקון:FLT:1 עבור FPGAs התומכים בהגדרה מחדש דינמי, המכשיר יכול להחליף את ה- IP עבור IP תקשורת רק כאשר הנתונים צריכים להיות מועלים.טכניקה זו דורש בידוד זהיר של האזור סטטי ולעתים קרובות בדיקת אותנטיות bitstream כדי לספק דרישות אבטחה.
  • (FLT:0) Mixed-voltage Act:BuildFLT:1) כמה משפחות FPGA מאפשרות למתח הליבה להיות מופחת בעת הפעלת תדרי שעון נמוכים, ניצול מערכת היחסים המפוארת בין מתח וכוח דינמי.ה IP חייב להיות מתוכנן לעמוד בתזמון במתח ההפחתה, אשר עשוי לדרוש תזמון נוסף קוצר ראייה או איטי יותר אך חזק יותר.
  • (FLT:0)DSP חוסם ניצול: 1FLT 1 פעולה כפולה המיושמת פרוסת DSP קשיחה צורכת פחות כוח מאשר לוגיקה שווה ערך ב LUTs. מעצב ה- IP ולכן ממפות פעולות אופטימיזציה ל-DSP פרימיטיביים במידת האפשר, גם אם זה אומר לעוט אותם בשכבה תאימות עבור יכולת עמידה.

ניתוח כוח משולב בזרימת הפיתוח: הערכות מוקדם של כוח מהגליון או כלי כוח של היצרן להאכיל לתוך התקציב התרמית של המתחם, לקבוע אם קירור חום או קירור פעיל נדרש.עבור יישומים בטוחים באופן פנימי, הטמפרטורה המרבית של חבילת FPGA חייב להישאר בתוך גבולות סיווג אפילו תחת עומס חישובי חישוב גרועים.

אישור, הסמכה ותמיכה לטווח ארוך

מוצרים תעשייתיים עומדים בפני מכלול של תקני רגולציה ותעשייה. הליבה IP מותאם אישית עבור כונן מנוע יהיה לבחון תחת IEC 61800-5-1 עבור מערכות חשמל רלוונטיות בטיחות. IP חייב לעבור הערכת בטיחות פונקציונלית, אשר לעתים קרובות דורש "הוכיח בשימוש" טיעון או תהליך מחזור חיים התואם עם IEC 615-308 להיבטים של תוכנה.

תאימות EMC, מכוסה על ידי IEC 61000-4 סדרה, גם משפיע על עיצוב IP. מהיר להעלאת I / O יכול לקרין פליטות כי מעבר לגבולות אלא אם כן נפיחות בקצב גבוה ושעון ספקטרום מתפשט מועסקים ברשומות הפלט של IP.ה IP עשוי צריך לכלול רישום תצורה המאפשר למערכת tegrator להניע כוח ונפיחות, להסתגל במיוחד לאורך ה- PCB ו- IP בנוי באמצעות תצורה פשוטה.

ניהול מחזור חיים משתרע מעבר לשחרור הראשוני. ציוד תעשייתי נשאר לעתים קרובות בתחום במשך 15-20 שנים, שבמהלכו משפחת FPGA המקורית עשויה obsolesce. a היטבarchitected IP הליבה משתמשת גנרית HDL ולמנוע מקרו-מקרו-ספקים ספציפיים, אלא אם כן עטוף בשכבה מופשטת. a הגירה למשפחה חדשה FPGA אז כרוך רק תזמון ו- IP Recreation מחדש, שמירה על מערכת הפעלה אוטומטית.

דוגמה: A Custom Multi-Axis Motion Control Core

כדי להמחיש מושגים אלה, לשקול הליבה IP מותאם אישית המיועד לבקר רובוט משותף של שישה צירים.דרישות דורשות הדבקה סינוסאידית עם שליטה מוכוונת שדה עבור כל מנוע, מהירות לולאה נוכחית של 50 kHz, והגבלת מומנט בטיחותי. Off-the-shelf כונן שבבים מנוע לא יכול לטפל בו זמנית בקצב הלולאה גבוה ואת בטיחות הנדרשת עבור פעולה שיתופית.

הצוות עיצב IP מודולרי: בלוק ממשק קוד משותף המפענח את ה- IPdrature ו- 1 קידודים מוחלטים, צינור טרנספורמציה של קלארק-פארק, שישה בקרים מקבילים PID עם אנטי-windup, ו-SVPWM עם שילוב של זמן פנוי, לאחר בדיקה חוזרת של דגם VFILO, נעשה ב- 24bit קבוע באמצעות DSP. A Safety Island, פיזית ב-A נפרד של אזור ה-CDC, לעומת בדיקה מכנית של מערכת ההפעלה, ולאחר מכן, ולאחר מכן, ולאחר מכן, ולאחר מכן, בדיקה של מערכת ההפעלה של מערכת ההפעלה של מערכת ההפעלה של VVFDVDVD.

אתגרים ואסטרטגיות מייגציה

למרות תכנון זהיר, פיתוח IP FPGA מותאם אישית נתקל באתגרים מתמידים:

  • דרישות שינוי:0 (FLT:1eur מפרטים תעשייתיים לעתים קרובות מתפתחים כמו אבות טיפוס של ניסיון לקוחות. Mitigation כרוך בבניית IP גנרי פרמטר ושימוש בהתקפות סימולציה שניתן להפעיל מחדש במהירות לאחר פרמטר tweak.
  • (FLT:0) פיצוץ מקורות: אלגוריתם של 1FLT (ראה אלגוריתם) שנראה רזה בסימולציה עשוי לצרוך 90% מ-DSP פרוסות לאחר סינתזזה. מוקדם משאבים estimation ותכניות נפילה - המתגבשות לאדריכלות הרכש או להוריד חלקים למעבד רך - השלמת הפרויקט. מודרני HLS יכול לספק שטח מהיר לעומת ביצועים מסחריים, כפי שצוין על ידי תיעוד של 3.
  • (FLT:0) Reuse hurdles:FLT:1 ; IP שנכתב עבור קו מוצר אחד עשוי להיות חסר את התצורה הנדרשת עבור אחר. להשקיע ממשק חזק של המשתמש, גם אם זה לוקח יותר זמן עיצוב ראשוני, משלם דיבידנדים. IP-XACT או RDL משמש על ידי צוותים רבים כדי לרשום את מפת הדור ואת אימות.
  • (FLT:0) אובסוליזציה של משפחות FPGA: OVAFLT:1 ; IP מותאם אישית הקשורה לחומרה מסוימת פרימיטיבית לא יכול למפות ביעילות לדור הבא.שימוש בפסוטים מאובחים של הספק ושמירה על שכבת חומרה מופשטת סביב מיידיות פרימיטיביים מגן על יכולת עמידה לטווח ארוך.
  • (FLT:0) דילמה דילמה דילמה: FLT:1 שלא תוכנה, אין באפשרותך פשוט לצרף דה בוגר ולהגדיר נקודות בתוך IP מצנרת ללא שינוי תזמון. מנתחים לוגיים וירטואליים כגון אנליייזר לוגי המשולב של שילינקס ו מנתח לוגיקה אותות אותות של האינטלקט מ-Intel מאפשר לכידת מבוסס על צמתים פנימיים, אך הם צורכים חסימת זיכרון RAM יקר, קלוש, משילוב של לוגי, החל מהמסלולים מהמסלולים מהמסלולים מהמסלולים מהמסלולים משילובים מהמסלולים מ-Freshcrotchc-D.

מגמות עתידיות ב IP תעשייתי

הנוף ממשיך להשתנות. heterogeneous SoCs משלבת מרק FPGA עם מעבדים ARM קשיח מאפשרים IP מותאם אישית להיות יחד עם CPUs לינוקס, החלפת נתונים באמצעות נמלי AXI קוהרנטיות. מהנדסים מתחילים לתאר לא רק לוגיקה של נתונים-פת, אלא גם מאיצים מותאם אישית ללמידה על הקומה, באמצעות מסגרות כמו AIVI או מנועים מ-N.

מעבדים רכים RISC-V מציגים אלטרנטיבה מעניינת לחלק ה- IP של הליבה.במקום מכונת מדינה סופית קבועה, הליבה של RISC-V זעירה הפועלת על ידי RTOS יכול לתזזזב מחסומים, מה שהופך את ה- IP גמישים וביקורתיים כאחד.R.A, פתח של מערכות RISC-VSA, מטפח זמינות כלי ארוך טווח, גורם חשוב לחיים תעשייתיים, בנוסף לממשקים סטנדרטיים של IFDRM-RIFD.

מסמכים ואספקה

הליבה IP מותאם אישית היא מוצר, וזה ראוי לתיעוד ברמה המוצר. בעוד הרשימה המדויקת תלויה בארגון, משלוח טיפוסי כולל:

  • מדריך:0User Guide:BuildFLT:1 [Describes / parameters, אותות ממשק עם דיאגרמות תזמון, ומפת רישום.
  • (ב) ⁇ :0) מדריך: ⁇ 1 צעדים להוספת הליבה לפרויקט Vivado או Quartus, כולל קובצי אימון ודרישות השעונים.
  • דוח ההרחבה:0 (Verification Report: FLT:1 סיכום של מדדי כיסוי, ספירת הדגמה, גלפורות סימולציה עבור תרחישי מפתח, ותוצאות של חותמת שער.
  • (ב) ⁇ :0 (ב) ⁇ (ב) אם ישים, את FMEDA, שיעורי FIT, כיסוי אבחון ונחות של שימוש.
  • (FLT:0) נהגים מלוטשים: 1FLT 1 C Header קובץ המגדיר רישום מסכות מעט, וספריית נהג ברמה נמוכה אם ה- IP הוא גישה למעבד מוטבע.

ההערות האחרונות

יצירת ליבות IP FPGA מותאמות אישית עבור יישומים תעשייתיים מיוחדים היא מאמץ רב תחומי שיושב בצומת של עיצוב דיגיטלי, פיזיקה ספציפית התחום, תהליך הנדסי קפדני.כאשר נעשה באופן שיטתי - נתפס בדרישות ברורות, נתמך על ידי אימות חזק, וקשוח באמצעות תזמון אופטימיזציה כוח - הליבה וכתוצאה מכך הופכת לכשלים שדהיים יציבים, תחרותי.