תפקיד אסטרטגי של FPGAs ב High-Speed Serial קישורים

תקשורת סדרתית מהירה הפכה לעמוד השדרה של מערכות דיגיטליות מודרניות.מעבורת וידאו בין מצלמות ומעבדים לרכישת נתונים מ- ADCs במהירות גבוהה וחיבורים במרכזי נתונים, קישורים סידוריים החליפו אוטובוסים מקבילים בכל ממשק.אוטובוסים מקבילים סובלים מ-skew, crosstalk, ו-Setelling מגבלות מעל כמה מאות מגה-הרץ.

מערך השערים ההסתברותי של שדה תופס נישה ייחודית בעיצוב סדרתי.בניגוד ל- ASICs הדורשים ערכות מסיכה יקרות ומחזורי ייצור ארוכים, FPGAs מאפשר למהנדסים אבטיפוס, לאמת ולפרוס פרוטוקולים מותאמים אישית בשבועות.החדשה זו מהווה נכס אסטרטגי כאשר התקנים מתפתחים, כאשר פרוטוקולים קנייניים מספקים יתרון תחרותי, או כאשר נפחי הייצור אינם מצדיקים ביצועים מורכבים ומורכבים באופן יעיל של ASIC.

אדריכלות: PMA ו- PCS Layers

כל FPGA transceiver כולל שני בלוקים עיקריים: הנספח הפיזי (PMA) ואת ה-Cle Coding Sublayer (PCS) הבנה של חלוקה זו היא קריטית להגדרה פרמטרים ולהחליט אילו פונקציות ליישם במרקם FPGA.

שכבת PMA

PMA מטפל בכל פונקציות דיגיטליות אנלוגיות ומהירות גבוהה. בצד השידור, הוא מכיל את הסידורי (המירל הדומה ל-Serial) בצד המקבל, הוא מכיל את deserializer (Serial-to-Lo-Lo-Lo-Lo-Losquare) גם את יחידת ההכפלה של השעון (CMU) או משדר P אשר מכפיל את השעון לקצב בדרך כלל מקבל את ה-Freative Data (D-R) ואת ה-Repvation) של השעון).

שכבת PCS

PCS מגנה את PMA במהירות גבוהה לדיג FPGA, פועל בקצב המילה המקבילה.זה מטפל בפונקציות דיגיטליות הדורשות מורכבות בינונית אבל הם מהירים מדי עבור יישום לוגיקה רכות.תכונות PCS טיפוסיות כוללות 8b/10b או 64b / 66b ו decoding, זיהוי קומה והתאמה מילה, חיסוט גמיש עבור מעבר לגדר, חיבור לפרוטוקולים מרובדבנים, ו- PRBS באופן אוטומטי לספק פרוטוקולים עבור תצורה של שעון קידוד עצמי, ומאפשרת זיהוי ובחירת באופן אוטומטי.

(הופנה מהדף ההרחבה "הקודמת ה-Volt" (ה-FLT:0) ,Xilinx 7 Series Transceivers User GuideveFLT:1 מספק כיסוי מקיף של PMA ו- PCS תצורה, בעוד ה-FLT:2Intel High-Speed Serial Interface HandbookFLT 3: מכסה את ® ו- Stratix Transceive משפחות עבור Lceive FRER.

מקום רנסצ'ר ו-Ring Fundamentals

ספקי ה-FPGA מארגנים את ה-SUSEO ל quads או בנקים, כל אחד מהם משתף PLLs ו- Referenceing שעונים קלטs.המיקום הפיזי של המחצבות הללו על המתים קובע אילו בנקים FPGA I/O יכולים לקבל נתונים סידוריים. עליך לוודא כי בנק טרנזיסטור שנבחר אינו דורש גישה ישירה ללוגיקה של FPGA הנדרשת לעיבוד.

עיצוב FPGA- Based Transmitters

נתיב משדר ממיר נתונים מקבילים מהמרקם FPGA לזרם סדרתי מהיר מאוד. בעוד שהמושג הוא פשוט, יישום מעשי דורש טיפול זהיר של שעונים, מיזוג אותות ופורמט ספציפי לפרוטוקול.

מבנה Serialization and Datapath Structure

הסידורי בתוך PMA מקבל מילה מקבילה - באופן זמני 8, 10, 16, 20, 32 או 40 ביטים - ומעביר אותו בקצב קו.האוטובוס המקביל פועל בחלק של שיעור הקו שווה רוחב האוטובוס מחולק לקצב הקטן. לדוגמה, קישור P.3125 Gbps Ethernet באמצעות 32 סיביות פועל במקביל בערך 322 מקבילה של שעון צוואר הרחם, כאשר הוא משמש יותר מהיר יותר לקצב פנימי של לוח זמנים.

שעון דור ו-Jitter

שעונים טרנסמיטר מתחילים עם קלט השעון ההתייחסות.רוב FPGA transceivers לקבל שעונים התייחסות שונים (LVDS, LVPECL, או HCSL) ודורש תדירות שהיא תת-קרקעי רציונלית של שיעור הסימון קו.העברי משמר מיקרו-פעמי מתכפל התייחסות זו לקצב ה bittriation.

כמה פרוטוקולים דורשים שעונים ספקטרום רחב (SSC) כדי להפחית את ההתערבות האלקטרומגנטית. PCI Express, SATA ו-USB 3.0 כל לציין SSC עם פרופילים ספציפיים של Modulation.אם הטרצ'ר שלך חייב לתמוך ב-SSC, ודא כי PLL יכול לעקוב אחר תדירות המודולציה (בדרך כלל 30–33 kHz) וכי CDR על קבלת הקצה יש מספיק רוחב פס כדי לעקוב אחר תדירות.

קו Encoding ו- DC Balance

קישורים אוויריים לא יכולים לסבול ריצות ארוכות של ביטים זהים.העיגול CDR זקוק לנקודות מעבר כדי לשמור על מנעול, ו- AC-couppen חסום למנוע איזון DC כדי למנוע נדודים בסיסיים. Lineding פותר את שתי הבעיות.הקוד הנפוץ ביותר הוא 8b/10b, אשר כל אחד מ- 8 סיביות נתונים לפני הספירה לאחור כדי לשמור על פערים רצופים קרוב ל- 0 ו- 24% כדי להגביל את אורך ל- 2.

עבור קישורים מותאמים אישית, קודים חלופיים כגון 16b/18b, 8b9b, או מנצ'סטר coding ניתן ליישם.המסחר הוא תמיד בין overhead, DCמאזן, צפיפות מעבר, ומורכבות יישום. משאב שימושי לבחירת קודים קו הוא FLT:0IEEE 802.3 תקנים תיעוד FLT:1, אשר מפרט תוכניות עבור כל שיעור Ethernet.

שקיפות וקידום ההסתברות

אובדן ערוצים הוא תלות בתדר: רכיבים גבוהים להגדיר מעברים מהירים הם מועשרים יותר מאשר מרכיבים נמוכים ⁇ . זה אינטנסיבי גורם התערבות intersymbol, מה שהופך את זה קשה יותר עבור המקלט כדי להבחין אלה מאפסים. Transmit שווה פיצוי על ידי הגדלת תדרים גבוהים לפני האות עלה את הקידוד הראשי.

FPGA Transceivers לחשוף את התקני הקש האלה באמצעות רשומות תצורה. ערכים מתחילים מסופקים בהערות יישום עבור פרוטוקולים נפוצים.התחל עם ההגדרות המומלץ, ולאחר מכן אופטימיזציה על ידי התבוננות בתרשים העין בקלט.להגדיל את ה- pre- ⁇ ופוסט- ⁇ עד שהעין נפתחת, אבל לעצור לפני qualization גורם מצלצל ורחבה.עבור עם הפסדים מעל 20B בתדירות נמוכה, יש צורך לשלב את CT-פענוח עם דיפר.

Output Swing, Termination, and Signal Integrity

נהג הפלט הטרנסצצנטרי הוא בעל יכולת חיזוי נמוכה יותר להפחית את צריכת החשמל ו-EMI אבל מפחית יחס אות-לכאורה ב המקלט.קבע את מתח התפוקה השונה למינימום הנדרש כדי להשיג פתח עיניים מקובל בקצה הרחוק, בהתחשב באובדן הערוץ.הפסקת הסיום צריכה להתאים את קו השידור האופייני למניעה, בדרך כלל 100ms שונים של סיום פנימי הם זמינים, אך סובלנות גבוהה יותר (10%) לכדי יכולת עמידה באמינות חיצונית.

FPGA-Descing

עיצוב מקבל הוא המקום שבו ניסיון ותשומת לב לפרטים מפרידים קישור חזק אחד שעובד לסירוגין. המקלט חייב לשחזר שעון נקי מהאות מחוספס, ליישר גבולות מילה, לפצות על ליקויי ערוצים.

שעון ושיקום נתונים

המעגל CDR ב-FPGA Transceivers משתמש בלולאה או שלב אינטרפולטור כדי ליצור שעון דגימה שעוקב אחר הקצוות הנתונים הנכנסים. רוחב הפס CDR קובע כמה מהר השעון התאושש עוקב אחר שינויים תדרים וג'ייטר. מסלולים גבוהים יותר לעקוב אחר רוחב פס גבוה יותר, אך מאפשר יותר רעש מהמעברים לנתונים להשפיע על השעון המתאושש.

CDR דורש שעון התייחסות כי הוא החלפה נתונים הנכנסים בתוך סובלנות מוגדרת, בדרך כלל -100 ±300 ppm. אם ההתייחסות ונתוני תדרים שונים על ידי יותר מטווח CDR למשוך, CDR לא לנעול. דרישה זו הופכת קריטית כאשר משדר מרחוק משתמש מקור התייחסות שונה.

Word Alignment and Comma Detection

ברגע שה- CDR מחלים את השעון הקטן, ה- deserializer מציג מילה מקבילה למחשבי PCS. את המילים 'גבולות' שרירותיים; המעגל ההיערכות חייב למצוא את הגבול הנכון על ידי חיפוש דפוס ידוע.עבור 8b/10b קישורים, הדמות של ה- comma K28.5 (תבנית בינארית 1100000101) מופיעה מעת לעת ברצף idle או אימונים.

לאחר היישור, המקלט חייב לשמור על סינכרוניזציה.אובדן הסינכרון מתרחש כאשר שגיאות משחיתות את דפוס היישור.המחשבים בדרך כלל כולל מכונה מדינה שעוברת מסונכרן להפסד-של הסינכרון לאחר מספר סביר של שגיאות.זה היסטריה מונעת התפרצויות רעש קצרות מגורם לחידוש מיותר.

קבל שוויוניזציה

בשיעורי ריבוי-ג'יגהביט, האות שמגיעה לסימני המקלט עשויים להיות בגובה העיניים של רק עשרות מ"ט.שני שלבים שווים לשחזר את האות. CTLE מדגימים רכיבים גבוהים יחסית לתדרים נמוכים, ביעילות להגביר את תוכן האות נמוך- ⁇ . FPGA Transceivers לספק רווח CTLE מותאם, בדרך כלל עם 3-5rete הגדרות דיסקרטיות נכונות.

לאחר CTLE, ISI נשאר עקב השתקפות ותגובות ערוץ ארוך טווח.DFE תת-טרקטיבית התערבות של ביטים מזוהים בעבר באמצעות משוב ברזים. כל הקש מכפיל החלטה קודמת על ידי קידוד ו subtracts אותו מן המדגם הנוכחי.רוב FPGA Transceivers ליישם 1–5 DFE ברזים, עם אלגוריתמים מתאימים במהלך אימון וניתן להקפיא את התקני ההחלמה הפעילים.

בדיקת עיניים ומרג'ין

(השנייה) כלי סריקות עיניים מחולקים להתאמה שולי קישור.ה transceiver מספק נמל ניתוח שולי המאפשר לך לשנות את נקודת הדגימה במתח ובזמן מדידה של שיעור שגיאה מעט מספק את נקודת הדגימה על פני מרווח המערכת, אתה יוצר עקומת אמבטיה מראה BER כתפקוד של מיקום דגימה.

אותות Integrity ו-PCI

התצורה הטובה ביותר של Transceiver אינה יכולה לפצות על עיצוב PCB גרוע.משמעת של אות היא חובה עבור קישורים סידוריים מהירים אמינים.

עיצוב קו Transmission Line Design

כביש זוגות שונים כמו microstrip או פסליין עקבות עם תנופה שונה של 100 הומס ± 10%.המוט האופייני תלוי על רוחב, מעקב אחר עובי דיאלקטרי, משקל נחושת. השתמש ערימה המומלצת של PCB שלך ואת גיאומטריה מותאמת compute באמצעות מעבורת שדה כגון Polar Si90 או Cadencerity.

להימנע באמצעות עקבות סידוריות במהירות גבוהה בכל פעם אפשרי.כאשר הם בלתי נמנעים - למשל, כאשר התנגש לחבר בצד השני של הלוח - למזער את דרך stub על ידי שימוש back-drilling או על ידי routing על שכבה ליד המחבר.ה באמצעות stubable כי מקטין את תדרי העין במקום שבו אורך stub הוא גל של 15 גרם.

משלוח חשמל ל-Transceivers

אספקת כוח transceiver רגישים לשמצה לרעש.A טיפוסי high-end FPGA עשוי להיות מספר 1.0 V אספקה: אחד עבור transceiver PMA, אחד עבור הלוגיקה הדיגיטלית PCS, ואחד עבור הבד FPGA.אל לשתף את האספקה האלה ללא בידוד. השתמש ב- ⁇ Fed נמוך-noise) עבור הרכבות האנלוגיות transceive.

אפשרויות ל-Cyber and Cable Selection

המחבר בקצה הלוח הוא לעתים קרובות הקישור החלש ביותר בערוץ.בחר מחברים מדורגים עבור שיעור הנתונים ועם אימפולס מבוקר. עבור יישומים אחוריים, משתמשים מחברים המיועדים לסימן multi-gabit, כגון סדרת Q של סמטק או סדרת ההשפעה של Molex. , כבלים מהירים גבוהים חייבים להיות prescribed עבור הנתונים והאורך.עבור קצר (מ"ר) מ"ר אחד), ישירות מ"ר מעבר ל-xtexensetextst Activeoxysive Costs.

פרוטוקולים מודרניים ותבניות יישום

Aurora and Customסטרימינג Protocols

Xilinx מציע את פרוטוקול Aurora כקישור קל, מדרגי לחיבור FPGA-to-FPGA על פני כוכבי לכת.אורורה מטפל בדמיון, חיבור ערוצים ושליטה זרימה, משאיר את תוכן הנתונים לחלוטין למשתמש. הפרוטוקול תומך ב- Simplex או קישורים מורכבים מלאים עם מספר תצורה של נתיבים.

JESD204B / C עבור ממירי נתונים מהירים

סטנדרט ממשק JESD204 הפך את השיטה הדומיננטית לחיבור ADCs במהירות גבוהה ו DACs ל- FPGAs. Revision B תומך בעקביות ⁇ , סינתזה רב-דקנית, ושיעור הנתיב מספק עד 12.5 Gbps. Revision C מרחיב את קצב הנתיב ל-32 Gbps.A204 דורש תשומת לב זהירה: ה- IPR שולחתתתתתתתתתתתתיקים ב-APTS.

PCI Express

PCI Express הוא ubiquitous במחשוב, ורבים FPGAs כוללים בלוקים IP קשיחים PCI Express.השכבה הפיזית פועלת ב 2.5 GT /s (Gen1), 5 GT /s (Gen2), 8 GT /s (Gen3), 16 GT /s זיהוי IP (Gen, 32 GT /s (Gen) ו- PC Express העסקה, מעל 128b / 130 עם פאניקה עם קיבולת ודרוש DFE ב- PC סטנדרטית של מערכת ההפעלה באופן אוטומטי.

100G / 400G Ethernet ו- PAM4

כאשר שיעורי נתונים עולים 56 Gbps, בינארי NRZ Modulation הופך לא מעשי בשל מגבלות רוחב פס. PAM4 Modulation מקודמת שני סיביות לסמל באמצעות ארבעה רמות מתח, הכפלת שיעור הנתונים עבור שיעור baud מסוים. PAM4 מציג אתגרים חדשים: יש שלושה פתחי עיניים אנכיים במקום אחד, ואת יחס אות-to-noise הוא טבועה נמוך יותר מ-RAMC.

בדיקה, אימות ו- Debug

נבנה - In Self-Test

כל FPGA transceiver כולל גנרטורים דפוסים ו Checkers. השתמש בדפוסי PRBS-7, PRBS-15, PRBS-23, PRBS-31) כדי להדגיש את הקשר עם דפוסי שינוי נתונים מציאותיים. Transmit PRBS-31 מהמעביר ולוודא כי הסימון תואם מעט או בעיות.

בדיקות שגיאה

(ב) בדיקת איכות הקישור ישירות.הפעלה של מחולל הדפוס למשך זמן מספיק כדי להשיג ביטחון סטטיסטי.עבור מטרה של 10FLT:0-12FLT:1, עליך להתבונן לפחות 10033:212FLT 3 ביטים ללא שגיאות; 7.10 שניות ב- 10 שניות ב-Gbps.

בעיות נפוצות

כאשר הקישור אינו מסמיך, לבדוק את הפעולות הבאות: נוכחות שעון ודיוק תדירות, מעבר לריצוף, מצב נעילה PLL, מצב מנעולים CDR, ומעמד היבואה כל מוכר FPGA מספק אינדיקטורים סטטוס נגיש דרך ממשק transceiver.אם מפרטים CDR לסירוגין אך נכשל, ודא כי השידור הוא שולח את התבנית הנכונה ושהוא מארגן את ה-Spotrereretre כדי לזהות את ה-ipvrerererererererererere באופן תקין.

עיצוב שיטות ו- Tool Flow

גישה שיטתית מפחיתה את הסיכון ומזרזת את הפיתוח.התחל עם הקוסם הספק transceive כדי ליצור את הרגע הפרימיטיבי הנכון.סימציה.מנציח את ההתנהגות הטרנסצפרסטיבית באמצעות מודל הסימולציות המוכר, אימות תזמון איפוס, זמן נעילה PLL, ו- CDR מנעול התנהגות מנעול קידוד אשר מפעילה את תבנית PRBS וסימולציות לאחר, לעבור כדי להעביר אותות לחץ דם פנימי (ת-ה) כדי לאמת את פרוטוקול זיהוי מיידי (ה-in) באופן תקין של שימוש ב-in).

לשמור על שולי קישור במהלך הפיתוח, להקליט גובה העין ואת רוחב המדידות עבור כל לוח וכל פינה טמפרטורה. נתונים אלה עוזרים לזהות וריאציות ייצור ומדריכי שינויים עיצוב עבור התיקון הבא. שתף מדידות עין עם המברק שלך כדי להבטיח שליטה עקבית של אימפולס.

מגמות טכנולוגיות ודרכים טכנולוגיות

שיעורי נתונים Serial ממשיכים להגדיל, מונעים על ידי דרישות רוחב פס מרכז נתונים ותקנים מתעוררים כגון 800G Ethernet ו- PCI Express Gen6 (64 GT/s) FPGA , FPGA transceivers תכלול פורמטים מתקדמים כולל PAM6 ו- PAM8, הדורשים אפילו יותר מקבילה של עקרונות ניהול C-packed אופטי, שבו transceivers משולבים לתוך החבילה כמו FPGA, יבטלו את תכונות בסיסיות של ניהוליות C.

בניית קישורים סידוריים מבוססי FPGA חזקים תגמולים ניתוח זהירים, שיטות עיצוב ממושמעות, ואימות שיטתי. על ידי הבנת הארכיטקטורה transceiver, התייחסות ליושרה אות מההתחלה, ושימוש בכלים הזמינים מבחן ומדידה, אתה יכול ליישם באופן אמין תקשורת סידורי רב-גביט במערכות שלך.